在modelsim中运行时序仿真í

我在Verilog中创建了一个小的设计，现在我想运行时序仿真。由于我知道如何为VHDL文件做这件事，我想我会以同样的方式做到这一点。不幸的是，这并不容易。在modelsim中运行时序仿真í

我编译了我的设计并收到了.sdo和.vho文件。但是，当我试图运行测试平台，我收到错误：

> vsim work.Sdesign_tb 
# vsim work.Sdesign_tb 
# Loading work.Sdesign_tb 
# ALTERA version supports only a single HDL 
# ** Fatal: (vsim-3039) C:/Users/K_impl/Sdesign_tb.v(17): Instantiation of 'sdesign' failed. 
# Time: 0 ps Iteration: 0 Instance: /Sdesign_tb File: C:/Users/K_impl/Sdesign_tb.v 
# FATAL ERROR while loading design 
# Error loading design

它看起来像的Quartus 12.1创建VHDL文件，而我想模拟Verilog设计（和Quartus支持在同一时间只有一个VHDL）。所以我尝试了另一种方式，通过添加.sdo文件作为SDF，然后通过“开始模拟”运行模拟。但它也显示错误（与上述几乎相同）。那么我怎么能绕过它呢？或者也许Verilog设计有另一种运行时序仿真的方法？

来源

2013-07-22 Qiu

要运行时序仿真，您可能需要添加altera_ver和您的设备库。

来源

2013-07-27 10:53:43

您似乎在编译多个HDL，可能是VHDL和Verilog。

如果您在Quartus中进行项目设置并确保它生成Verilog网表，它可能会解决您的问题。说明是here。

来源

2013-07-22 15:03:36 MikeGold

你是对的，我忘了在之前的VHDL设计模拟之后改变它。但是由于一些Verilog库的问题，它不能解决我的问题。我不得不重新安装Modelsim，它有所帮助。 – Qiu

在modelsim中运行时序仿真í

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