生成特定时钟减慢模拟

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我必须在顶部（测试台）中生成多个时钟。生成特定时钟减慢模拟

模拟都运行正常，直到我添加以下代码：

initial begin 
     tb_pcie_clk_q0p = 1'b0; 
     forever begin 
    #5ns; //100MHz (half cycle) 
    tb_pcie_clk_q0p = ~tb_pcie_clk_q0p;   
     end  
    end 
    assign tb_pcie_clk_q0n = ~tb_pcie_clk_q0p;

另外我已经有其他的时钟一样：

initial begin 
     tb_fpga_clk = 1'b0; 
     forever begin 
     #4ns; //125 MHz 
     tb_fpga_clk = ~tb_fpga_clk; 
     end 
    end 

assign tb_clk = dut.clk_rst_ctrl_i.clk_250;

来源

2016-12-25 sara8d

请显示完整的代码或解释模拟中发生了什么问题。 –

@Vineeth VS - 当我添加用于生成pci_clk的代码时，模拟会变慢。 – sara8d

我不知道你的模拟多少减慢正好从你的评论，但我会想象新的时钟会在你的设计和测试平台上运行更多的代码，这会影响模拟性能。我认为大多数仿真器都支持生成仿真配置文件，因此您可以分析代码的哪些部分变慢。

来源

2016-12-26 17:35:43 maru3

生成特定时钟减慢模拟

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