约束整数在一定范围内的数组

Question

全部，

我试图想出一个SystemVerilog约束，它将用于例如byte my_array [0:8]循环通过阵列中的所有元素，以限制它们的值是从1到9的东西等的范围内：

restrict: assume property (
    foreach(my_array[i]) my_array[i] inside {[1:9]} 
); 

上面没有被解析器接受。请帮忙！我可以在循环中生成9个约束，但想要更优雅的东西。所以，下面是目前的解决方法。

genvar i; 
for (i=0; i<=8; i++) begin : legal_nums 
    restrict: assume property (
    my_array[i] inside {[1:9]} 
); 
end : c 

谢谢！

Answer 1

由于您正在编写属性，因此需要使用generate语句。我之前做过这个，经过大量研究，这是唯一可能的方法。