Verilog $完成并不会停止模拟

Question

我在Verilog + TCL中偶然发现了一个不太严重的问题。我写了一个TCL脚本，它的确是run -all。在我的模块测试平台中，最后有一个对$finish的调用，但是在模拟时，它不会停止并继续。

$finish位于initial块内。除此之外，还有一个always块，它对用于生成时钟的任何内容都不敏感。

我不知道为什么它不会停止，但我怀疑always块可能与它有关。

任何想法？

Answer 1

解决了它。据我所知，这是由于我编入vlog的编译选项，这是-refresh。我删除它，一切工作正常。

谢谢。