SystemVerilog：如何将2个数组合并成一个数组？

我试试这个代码，但是当我编译它，我收到此错误：SystemVerilog：如何将2个数组合并成一个数组？

Illegal assignment pattern. The number of elements (2) doesn't match with the type's width (16)

。

module(output [15:0] O); 
    reg [7:0] a, b; 
    assign O = {a, b}; 
endmodule

当我编译的Quartus代码我不接受任何错误，但Modelsim的给了我这个错误。

2017-05-22 Ju Bc

在此代码中，您错过了该模块的名称。如果你提供了完整的代码，也许这就是原因，为什么你得到错误 – Roman

这对我添加模块名称后正常工作。 – sharvil111

您错过了添加模块名称和错误。添加模块名称应该修复它 -

module M (output [15:0] O); 
    reg [7:0] a, b; 
    assign O = {a, b}; 
endmodule

2017-05-25 06:01:58

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