Verilog中不同大小的输出，导线的正确行为？

Question

所以我有这样的事情：

module top (..., out,...); 
... 
output [0:1] out; 
wire [0:3] out; 
... 
endmodule 

这是正确的Verilog？如果是这样，这是一个2位输出端口的正确行为？

Answer 1

Verilog的2001快速参考指南（第5.2节）这样说：

• Port/data type connection rules: 
The port range and data type range must be the same (if different, some 
software tools will use the data type size instead of reporting an error). 

所以我会说这是不正确的。