什么是`+：`和` - ：`？

Question

我最近在verilog/systemverilog代码中看到了这个操作符。

logic [15:0] down_vect; 
logic [0:15] up_vect; 

down_vect[lsb_base_expr +: width_expr] 
up_vect [msb_base_expr +: width_expr] 
down_vect[msb_base_expr -: width_expr] 
up_vect [lsb_base_expr -: width_expr] 

我很少看到这个，所以我想问一下这是什么，什么时候以及如何使用它？

Answer 1

该特定语法称为索引部分选择。当您需要从多位寄存器中的变量偏移量中选择固定数量的位时，它非常有用。

下面是语法的例子：

reg [31:0] dword; 
reg [7:0] byte0; 
reg [7:0] byte1; 
reg [7:0] byte2; 
reg [7:0] byte3; 

assign byte0 = dword[0 +: 8]; // Same as dword[7:0] 
assign byte1 = dword[8 +: 8]; // Same as dword[15:8] 
assign byte2 = dword[16 +: 8]; // Same as dword[23:16] 
assign byte3 = dword[24 +: 8]; // Same as dword[31:24] 

与此语法的最大好处是，你可以使用一个变量的索引。正常器件在Verilog中选择需要常量。所以尝试使用dword[i+7:i]之类的东西是不允许的。

所以，如果你想选择一个特定的字节使用变量选择，你可以使用索引部分选择。

实施例使用可变：

reg [31:0] dword; 
reg [7:0] byte; 
reg [1:0] i; 

// This is illegal due to the variable i, even though the width is always 8 bits 
assign byte = dword[(i*8)+7 : i*8]; // ** Not allowed! 

// Use the indexed part select 
assign byte = dword[i*8 +: 8]; 

Answer 2

这个操作符的目的是，当你需要访问总线的切片，都MSB位置和LSB的位置是变量，但是切片的宽度是恒定的值，如下例所示：

bit[7:0] bus_in = 8'hAA; 
int lsb = 3; 
int msb = lsb+3; // Setting msb=6, for out bus of 4 bits 

bit[3:0] bus_out_bad = bus_in[msb:lsb]; // ILLEGAL - both boundaries are variables 
bit[3:0] bus_out_ok = bus_in[lsb+:3]; // Good - only one variable