有没有办法在osx上自由运行systemverilog testbenches

Question

我想在OSX Yosemite（10.10.3）上为Systemverilog运行一些测试台。我所知道的唯一可以使用的免费模拟器是Verilator，它不能处理测试台，而Icarus显然可以处理“非常少”的SystemVerilog。有没有我可以使用在Mac上运行SystemVerilog测试平台？

Answer 1

你可以用Windows模拟器。

“空闲”模拟器都不支持受限的随机生成，断言或测试平台的功能覆盖。

Answer 2

如果你很乐意去网页，EDA Playground有教育版本的Riviera-PRO可用，它具有完整的SystemVerilog支持。

由Altera toolchain提供的Modelsim的“免费”版本有限，但可以运行UVM，但需要注意一些注意事项。从老EDA Playground docs：

UVM可以采用ModelSim 10.1d，只要下面的编码风格的调整，随后可以使用：

当创建一个uvm_sequence，把在构造函数如下：do_not_randomize = 1'b1;

class my_sequence extends uvm_sequence #(my_transaction); 

function new(); 
    // MUST BE SET when using ModelSim 
    do_not_randomize = 1'b1; 
endfunction