的Verilog：非整数参数

Question

我有一个参数如下：

parameter PARAM = 7'd69; 

当我试图将其值分配给下面的寄存器：

reg [6:0] r; 

像这样：

r <= PARAM; 

我收到综合警告：

警告（10230）：...与尺寸32截断值以匹配目标的大小（7）

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这我假定是因为PARAM被解释为一个整数，因为它被定义为一个参数。 有什么办法将PARAM定义为7位宽？

我总是可以将它作为7位输入传递给我的模块，但我想知道是否有更优雅的解决方案。

Answer 1

您可以定义参数如下：

parameter [6:0]PARAM = 7'd69; 

你告诉你的编译器PARAM大小是7位的方式。