Verilog门定义差异

Question

这是Verilog上的两种类型的半加器定义。

它们之间有区别吗？我应该选择哪一个？为什么？

halfAdder1

xor(s,x1,x2); 
and(c,x1,x2); 

halfAdder2

assign s=x1^x2; 
assign c=x1&x2; 

Answer 1

第一个被称为结构模型，使用门级原语。 第二个被称为RTL模型（Register Transfer Level）。两种模型都可以完全综合，并可能生成完全相同的硬件。

表示RTL建模与较高级别的编程语言有点接近，因此对人类而言更具可读性。此外，它正在抽象出算术/逻辑运算符的大门，使综合工具能够更灵活地选择合适的门。

另一方面，如果您有电路原理图并希望直接将其转换为HDL，则门电平更合适。