在verilog中包含模块

Question

我想将verilog模块包含到另一个文件中。如何将它包含在代码中，以及如何编译代码以包含头文件？它像在C吗？

Answer 1

1. 一个基本示例可以将它们包括在与page 4 of verilog in a day所示相同的文件中。

2. 应自动找到同一文件夹中的所有文件。

3. 包括它们as shown in Hello_World_Program_Output或下面的示例。

4. 高级工作流可以有files.f列出指定包含目录的verilog或配置文件。

包括实例为（3）：

`include "folder/sub.sv" 
module top; 
    sub sub_i(
    .a(), 
    .b() 
    ... 

扩展.v用于Verilog的编译文件，编译器应该使用最新标准，最高的Verilog 2005年.sv扩展是SystemVerilog的。它在2009年取代了Verilog。文件扩展名将导致编译器切换到SystemVerilog。