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我正在寻找一个简单的howto转换Verilog中的简单Chisel3模块。有没有一个简单的例子来说明如何从Chisel3模块生成verilog?
我把凿子的官方网页上给出的GCD源代码。
import chisel3._
class GCD extends Module {
val io = IO(new Bundle {
val a = Input(UInt.width(32))
val b = Input(UInt.width(32))
val e = Input(Bool())
val z = Output(UInt.width(32))
val v = Output(Bool())
})
val x = Reg(UInt.width(32))
val y = Reg(UInt.width(32))
when (x > y) { x := x -% y }
.otherwise { y := y -% x }
when (io.e) { x := io.a; y := io.b }
io.z := x
io.v := y === 0.U
}
我找不到如何编写一个build.sbt和类实例化在Verilog中进行转换。
感谢jkoenig。是的,我看过模板回购,但我想要一个快速示例来了解Verilog是如何生成的。 – FabienM
我试着用相同的代码来生成一个verilog代码,但是我得到了'java.lang.ClassNotFoundException' – Mahdi
你能提供更多的错误信息吗?它说什么级别的无法找到? – jkoenig