如何将模块的输出连接到其输入？

Question

如何判断SystemVerilog中某个模块的输出是否与其中一个输入直接相连？

它取决于使用的建模级别吗？如果是，切换级别的正确方法是什么？

module abc (input in1, in2, output out1, out2, out3); 

// out3 needs to be directly connected to in1 
// ... 

endmodule 

Answer 1

有很多方法可以做到这一点。但并非所有下游工具（如综合物理工具）都可以支持它。

这是做它的SystemVerilog

module abc (input in1, in2, output out1, out2, out3); 
// out3 needs to be directly connected to in1 
// ... 
alias out3 = in1; 
endmodule 

用Verilog

module abc (input .in1(sig), in2, output out1, out2, .out3(sig)); 
wire sig; 
// out3 needs to be directly connected to in1 
// ... 
endmodule