我开始在VHDL在已开工项目的工作：许多模拟和编制已经在这个项目上完成的。gitignore的VHDL项目
我决定使用Git的是能够从多台计算机工作，但我还是要的文件推送到仓库。由于该项目充满.exe和其他编译输出文件，它需要永远上传（我知道Git非常有效地转换为二进制文件）。
但是它是我第一次用VHDL工作，所以我不能源文件和仿真区分/编译输出。
我工作的一个赛灵思Spartan-6，与赛灵思ISE（不能告诉，如果它是的WebPack或设计套件，但我想说的的WebPack）
什么文件扩展名，我应该包括在.gitignore？
这在很大程度上取决于你的模拟器/工具链。我知道Riviera-PRO使用.asbd,.awc,.lib,.mgf,.data,.index和一些用于模拟的无扩展文件。我认为GHDL可能至少使用.exe文件，但我从未使用它。 Altera和Xilix实现工具链也使用不同的（和许多）文件扩展名进行综合。你可能会更好地保留单独的源代码和模拟/编译目录，并且只对你的源代码目录使用修订版本控制（如果需要的话，可能还需要发布二进制文件的文件夹）。你想
文件扩展名是比较容易界定。 VHDL源文件是.vhd或.vhdl文件。 Verilog使用.v和.vh。
您还需要你的时间限制（可能构建脚本，如果你不这样做的一个项目流程 - 他们往往不具有文件扩展名虽然）以进行构建。赛灵思ISE时序约束为.xcf和.ucf文件。
感谢您的回复，我正在开发一款Spartan-6。将源文件与模拟文件/编译文件分离显然是获胜的解决方案，但目前我无法区分它们：D – FlyerDragon 2014-11-06 23:51:49
我已经添加了一些编辑来指示源文件。如果您正在执行项目流程（使用ISE GUI创建项目），您将需要许多不同扩展名的文件来构建完全相同的方式，但我不确定它们是什么。无论如何，考虑到时序约束文件，目标器件和vhdl/Verilog源，重新创建构建脚本并不难。 – QuantumRipple 2014-11-06 23:58:40