我刚开始学习vhdl代码,并且我编写了一个D型异步触发器的代码。我应该如何修改我的代码,使其具有第二个D型输入,第二个输入是从第一个输出输入的。 library ieee;
use ieee.std_logic_1164.all;
entity FLIPFLOP is
port (
clk : in std_logic ;
clr : in std_logic ;
在vhdl中返回无约束向量的最佳方式是什么? function func(selector : natural) return std_logic_vector is
begin
case selector is
when 3 => return std_logic_vector("11");
when 4 => return std_logic_vector(
我想在vhdl中使用modelsim制作fsm,但是当我尝试编译我的代码时这个错误 enter code here
entity timer_50Mhz is
generic(count : integer range 0 to 50000000 := 2);
clock_in : in STD_LOGIC;
clock_out : out STD_LOGI
类我知道这是一般的,但正是因为这样,我问... 如果我用VHDL代码和我使用一个这样开始的过程: Process(clk,x,y,x)
begin
...
end process
有没有什么办法可以保存x,y,z值?我明白这一点,如果我不保存他们,我不会说如果他们中的一个改变了,这意味着我必须拯救他们。 即时与大学的朋友写作业,我们有不同的意见。非常感谢帮手!
我已经了解到,当S和R在它们在下面的电路VHDL代码中仅为'1'时均为'0'时,SR锁存器会发生振荡。 这里是SRLATCH library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity SRLATCH_VHDL is
port(
S : in STD_LOGIC;
R : in STD_LOGIC;
Q : inou
我试图使用VHDL配置规范使用配置规格预先设定 这应该是可能的,如图IEEE1076-2008,节7.3.2.1,这给出了以下示例: entity AND_GATE is
generic (I1toO, I2toO: DELAY_LENGTH := 4 ns);
port (I1, I2: in BIT; O: out BIT);
end entity AND_GATE;