变量初始化vhdl

我正在使用Xilinx Isim进行vhdl仿真。我已经初始化了一个像(signal q: std_logic_vector(15 downto 0):="0000000000000000";)这样的变量。但是当涉及到模拟时，特定的值没有被初始化。其显示undefined('U')。我必须在反馈中使用这个价值。所以取决于它的值也是undefined('U')。还有一件事，如果初始化信号是合成的？当我将它转储到FPGA中会发生什么？请告诉我解决方案变量初始化vhdl

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2013-06-03 user2449334

这是一个格式不太好的问题，很难理解。句子''还有一件事，如果初始化信号是合成的？“特别令人困惑。请考虑重写和重新格式化，以便我们能够更好地帮助您。 – bcr

请提供一个VETSMOD代码示例：一段非常短但有效的VHDL，我们可以在我们的编译器上运行以尝试重现您的问题。 – Philippe

初始化表达式可以在ISIM中使用，也可以在XST中进行合成。您所看到的信息表明，该信号上有一个未初始化或未正确重置的驱动程序。查找并检查该信号上的所有驱动程序 - 阅读ISIM文档中的“drivers”命令可能会帮助您完成此任务。

来源

2013-06-03 20:49:03

变量初始化vhdl

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