仅在Xilinx ISE中使用查找表实现VHDL/Verilog ISE

Question

有什么方法告诉ISE将我的VHDL/Verilog代码合成到仅由查找表组成的组合电路中？我想避免技术原理图中的多路复用器，乘法器等...并且不会介意由于这种偏好而具有未优化的版本（具有比最佳版本更多的版本）版本。

谢谢SOCommunity！

Answer 1

有一种方法可以做到这一点。看看XST用户指南控制使用要避免基元的开关：

http://www.xilinx.com/support/documentation/sw_manuals/xilinx13_2/xst_v6s6.pdf

或：

http://www.xilinx.com/support/documentation/sw_manuals/xilinx13_2/xst.pdf

取决于你的目标体系。

例如，为了避免DSP块使用：

-use_dsp48 no 

为了避免自动包装到BRAMs使用：

-auto_bram_packing no 

该开关也可以是有用的：

-slice_utilization_ratio 

如将其他人。

我要看看现有的交换机，与他们做什么的一些解释和说明一个便捷的方式，在我的网站：

https://www.boldport.com/flow/#new/options

（点击“编辑”，然后“更多选项。 ..'）

我希望这有助于。

Answer 2

在Xilinx中，您可以使用语言模板来达到此目的。选择您正在使用的设备并检查可用类型的LUT和其他组件。您可以在您的设计中单独实例化这些LUT。

您可能不得不关闭XST属性中的“综合期间优化”选项，以使其正常工作。

http://www.xilinx.com/support/documentation/sw_manuals/xilinx13_1/ise_p_lt_using_language_templates.htm