在systemverilog中有一种方法可以对某种类型进行调节？

Question

所以我在通用模块中使用了参数化类型。

有没有办法说： 如果（类型== TYPE1）分配结构的一种方式 否则，如果（类型== TYPE2）分配的另一种方式

我是在一个产生块想象这一点。

Answer 1

是的，你可以使用类型的操作做一个产生中频/箱，或程序如果/箱，如：

real r; 

if (type(r) == type(real)) ... 

但不幸的是，无论条件如何，所有分支中的代码仍必须成功编译。您将无法引用不存在的结构成员。

typedef struct {int a;} s1_t; 
    typedef struct {int a;int b;} s2_t; 
    s1_t s; 
initial 
     #1 // procedural-if 
    if (type(s) == type(s1_t)) 
     $display("%m s.a = %0d",s.a); 
    else if (type(s) == type(s2_t)) 
     $display("%m s.b ==%0d",s.b); // this will not compile 

Answer 2

在IEEE1800-2012 §中有type()运营商6.23。从LRM实例：

bit[12:0] A_bus, B_bus; 
parameter typebus_t = type(A_bus); 
generate 
    case(type(bus_t)) 
    type(bit[12:0]): addfixed_int #(bus_t) (A_bus,B_bus); 
    type(real): add_float #(type(A_bus)) (A_bus,B_bus); 
    endcase 
endgenerate

还有一个在IEEE1800-2012 § 20.6.1描述$typename()。 $typename()返回该类型的字符串。用法示例从LRM：

// source code   // $typename would return 
typedef bitnode;   // "bit" 
node [2:0] X;    // "bit [2:0]" 
int signedY;    // "int" 
packageA; 
enum{A,B,C=99} X;   // "enum{A=32'sd0,B=32'sd1,C=32'sd99}A::e$1" 
typedef bit[9:1'b1] word; // "A::bit[9:1]" 
endpackage: A 
importA::*; 
moduletop; 
typedef struct{node A,B;} AB_t; 
AB_t AB[10];    // "struct{bit A;bit B;}top.AB_t$[0:9]" 
... 
endmodule