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此外,您还可以查看http://www.freemodelfoundry.com/的VHDL和Verilog模块。
只为全加器,我可以在这里写;)
entity full_adder is
port(
a, b, cin: in BIT;
sum, cout: out BIT);
end full_adder;
architecture gate_level of full_adder is
begin
sum <= (a xor b) xor cin;
cout <= ((a and b) or (a and cin)) or (b and cin);
end gate_level;
UPDATE:为Aldec公司的Active-HDL工具等具有IP核发电机。您可以选择不同的内核,输入参数并准备好使用VHDL或Verilog组件。 Aldec免费提供学生执照。退房http://www.aldec.com/Company/University.aspx
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正如David所说,opencores.org是一个很好的起点。另一个令人感兴趣的项目是LEON3处理器及其相关的Gaisler库,可从http://www.gaisler.com
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开源项目中获得我想要样本组件作为全加器。 是这个网站提供的。谢谢。 – alsadk 2009-06-17 10:44:37
是否有人知道opencores.org许可证的代码是否需要将最终的vhdl项目也公开为开源代码? – JeffV 2009-06-18 11:27:24