初始化的SystemVerilog（OVM）参数类数组

Question

我想监视多个分析端口，并通过一个分析端口“发布”的项目。 它适用于预定义的项目类型，但未能参数化。

代码：

class ovm_analysis_sink #(int NUM_PORTS = 1, type T = ovm_object) extends ovm_component; 

// ....................................... 
`ovm_component_param_utils(ovm_analysis_sink#(NUM_PORTS,T)) 
// ....................................... 

ovm_analysis_imp #(T,ovm_analysis_sink) mon_analysis_imp[NUM_PORTS-1:0]; 
ovm_analysis_port #(T) mon_analysis_port = new("mon_analysis_port", this); 

virtual function void build() ; 
string inst; 
for(int i=0 ;i < NUM_PORTS ;i++) 
    begin 
    $sformat(inst,"mon_analysis_imp_%0d",i); 
mon_analysis_imp[i] = new(inst,this); 
    end 

super.build() ; 

endfunction : build 

的analysis_sink的用法：

ovm_analysis_sink #(3,a_type) a_item_sink; 

和错误消息：

Error-[ICTTFC] Incompatible complex type usage ovm_tb.sv, 42 
Incompatible complex type usage in task or function call. 
The following expression is incompatible with the formal parameter of the function. 
The type of the actual is 'class $unit::ovm_analysis_sink#(3,class $unit::a_type)', 
while the type of the formal is 'class $unit::ovm_analysis_sink#(1,class ovm_pkg::ovm_object)'. 
Expression: this Source info: ovm_analysis_imp::new(inst, this) 

Answer 1

错误说类型不兼容。这意味着实现端口的实际（运行时）和正式（编译时）参数/类型是不一样的。

有一个错误，而声明分析端口的。声明如上图所示的端口创建uvm_analysis_sink #(1,uvm_object)类型而分析小鬼端口的手柄，你希望它是uvm_analysis_sink #(3,a_type)类型。

所以，声明如下：

ovm_analysis_imp #(T,ovm_analysis_sink#(NUM_PORTS,T)) mon_analysis_imp[NUM_PORTS-1:0]; 

这应删除类型的冲突并使其类型分配兼容。现在，任何参数覆盖应工作。

我已经创建了一个示例UVM代码上EDAPlayground供参考。类似的情况也适用于你的OVM测试平台。有关更多信息，请参阅this论坛问题。