Verilog问号（？）运算符

Question

我试图将verilog程序翻译成vhdl，并且偶然发现了verilog程序中使用问号（？）运算符的语句。

以下是verilog代码;

1 module music(clk, speaker); 
2 input clk; 
3 output speaker; 
4 parameter clkdivider = 25000000/440/2; 

5 reg [23:0] tone; 
6 always @(posedge clk) tone <= tone+1; 

7 reg [14:0] counter; 
8 always @(posedge clk) if(counter==0) counter <= (tone[23] ? clkdivider-1 : clkdivider/2-1); else counter <= counter-1; 

9 reg speaker; 
10 always @(posedge clk) if(counter==0) speaker <= ~speaker; 
11 endmodule 

我不明白第8行，请问谁能说出这个？ 我已阅读过asic世界的网站，问号是Z字符的Verilog替代品。但我不明白为什么在这种情况下使用它。

亲切的问候

Answer 1

这是一个ternary operator。它的简写为if语句

格式：

condition ? if true : if false 

例子：

tone[23] ? clkdivider-1 : clkdivider/2-1 

转化为像（不正确的语法，但我想你会得到它）：

if tone[23] is 1, counter = clkdivider-1 
else counter = clkdivider/2-1 

以下是2 to 1 MUX using if statement and ternary operator的两个示例。

在ASIC世界的网站，它是根据Conditional Operators

Answer 2

覆盖写作，如的另一种方式下面的Verilog：

q <= tone[23] ? clkdivider-1 : clkdivider/2-1; 

在VHDL是：

q <= clkdivider-1 when tone[23] else clkdivider/2-1;