生成关联数组SystemVerilog

Question

如何使用generate语句在SystemVerilog中生成很多关联数组？

e.x.

这里是一个关联数组声明

logic [8-1:0] memory [*]; 

如何生成他们的10，而无需编写这些手册？

Answer 1

您不使用生成语句。你可以有阵列阵列

logic [8-1:0] memory [10][int]; 

P.S.我强烈建议您不要使用[*]作为索引类型，而是使用[int]或其他现有数据类型。 [*]是为了与旧语言向后兼容并使用它而阻止您访问SystemVerilog的全部功能。