警告：设计包含1个高扇出网。扇出数1000将用于涉及这些网络的延迟计算。 （TIM-134）

Question

我有这个警告，而同步。一个带有Synopsys设计编译器的vhdl代码。 如何消除此警告？

Answer 1

这是一个有用的警告：它不是一个错误的警告：你为什么要消除它？

1）预计是否有高扇出？如果不是，找出它为什么发生，如果它来自一个错误，（我想要一个寄存器，而不是32！）修复它。
2）如果高扇出是真实的，并且您可以容忍缓慢的定时，则可以增加综合工具中的扇出限制。
3）如果高扇出是真实的，并且您不能容忍缓慢的定时，那么请检查该工具是否复制了足够多的信号以减少扇出并改善定时。它会在某处报告重复的信号。如果你的程序要求你删除每一个合成警告（并且我从来没有在任何地方工作过），那么你自己复制信号（并添加合成属性以防止它们被移除！）以减少足够的扇出以消除警告。但是这会导致混乱，难以维护设计。

Answer 2

Design Compiler使用更简单的模型计算高扇出网络的延迟以划分计算工作量。这可能会降低相关网络（主要包含复位或扫描信号）的时序分析的准确性。

如果时序约束有足够的余量或网络的延迟并不那么严重，则警告可以忽略。如果STA在合成后以完全准确的速度运行，则已经安全。

如果精度比合成运行时更重要，则可以将high_fanout_net_threshold变量设置为更大的值。只需将其设置为0即可保证所有净延迟都将以完全准确的方式进行计算。