实例化模块verilog

Question

我已经创建了两个我现在想在第三个模块中实例化的verilog模块。我希望将第三个模块的输入馈送到第一个模块，然后将第一个模块的输出作为第二个模块的输入，最后将第二个模块的输出作为整个模块的输出，如果有人可以展示我如何以通用的方式做到这一点的例子，这将是非常值得赞赏的。 感谢 艺术

Answer 1

这是那么容易，因为这样的：

module one (input I, output O); 
    assign O = I; 
endmodule 

module two (input I, output O); 
    assign O = I; 
endmodule 

module top (input I, output O); 

    wire W; 

    one inst1 (.I(I), .O(W)); 
    two inst2 (.I(W), .O(O)); 

endmodule 

http://www.edaplayground.com/x/2Mca

默认情况下，输入和输出线。您可以将它们直接连接到模块输入和输出。内部连接需要一根或多根内部电线。