Verilog：在子模块实例中访问导线

Question

我想知道在Verilog中是否存在语法来访问子模块中的导线而不使该导线成为输出。

例如，如果具有如下模块：

module Module_Sub(a,b); 
    input a,b; 
    wire c; 
    ... 
endmodule 


module Module_Top(d, e); 
    input d,e; 
    wire f; 

    Module_Sub sm(d,e); 
    ... 
endmodule 

现在，我要访问的线“C”在从Module_Top的范围实例“SM”。 有没有办法做到这一点？ 也许是这样的：

assign f = sm/c; 

（这句法显然没有为我工作）。

P.S： 我知道这不是最好的做法，但在我的情况下，它会让事情变得更容易。

谢谢！

编辑：我想要一个合成代码。

Answer 1

你非常接近。使用点，不削减：

module Module_Sub(a,b); 
    input a,b; 
    wire c; 
endmodule 

module Module_Top(d, e); 
    input d,e; 
    wire f = sm.c; 

    Module_Sub sm(d,e); 
endmodule 

参考IEEE Std 1800-2012，第23.7节 “成员选择和分层名称”。