的Verilog：注册未声明

Question

这里是REG分配

reg [5:0]R = {bi7 ,[15:11]RGB}; //bi7 is a parameter 

的声明，但是在模块的最后一行我得到这个错误在那里它指向相同的REG分配。

ERROR:HDLCompiler:69 - "path.v" Line 58: <R> is not declared. 

谁能帮我这个，因为我使用Verilog整个过程仅仅是一本书:(

Answer 1

用Verilog，你只能一个值always或initial块分配给reg你”以前也得到了位范围从你上车名的反面剥离比特RGB总线。

reg [5:0] r; 
always @(RGB) begin 
    r = {bi7, RGB[15:11]}; 
end 

注意用Verilog，参数的名称，如在你的代码bi7，通常定义并以大写形式书写，以便于挑选。