我试图实现的Verilog以下逻辑方程:Verilog的组合逻辑
A1 '* B1 + A1' * A0 '* B0 + A0' * B1 * B0
其中,A1,A0 ,B1,B0是输入,'表示否定。这是我第一次使用Verilog进行编码,我想看看我是否在正确的轨道上。任何帮助将非常感激。
这是我的工作了:
1 module HW7P1(A1, A0, B1, B0, O)
2 input A1, A0, B1, B0
3 output reg O;
4
5 always @(A1 or A0 or B1 or B0)
6 begin
7 if(!A1 && B1) begin
8 O <= 1;
9 end else if(!A1 && !A0 && B0) begin
10 O <= 1;
11 end else if(!A0 && B1 && B0) begin
12 O <= 1;
13 end else begin
14 O <= 0;
15 end
16 end
有我在这里做错了什么?
它是模拟你期望的方式吗? – toolic
如果您尚未安装模拟器,请尝试[EDAplayground](http://www.edaplayground.com/)。 – Morgan
完美。谢谢摩根。 –