Verilog时序逻辑测试台

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我正在尝试使用添加和移位来为连续乘法器写一个测试台。但是，由于输入和输出波形错位20ns，我遇到了问题。我的输入端在t = 0ns时接收信号，但在t = 20ns之前，我的输出端没有信号。（从t = 0到t = 20的输出都是XX）。视觉忽略20ns的延迟，我的结果是正确的。但是，由于输入输出波形未对准20ns，tcl控制台告诉我这是不正确的。下面是我的代码：Verilog时序逻辑测试台

module multiplier_testbench; 
reg[3:0]x,y; 
wire [7:0] product; 
integer i,j; //loop counter 
integer k = 0; 
reg clock, reset, enable; 

multi mul(clock, reset, enable, a,b, result); //Instantiate multiplier module 

initial 
    begin 

     clock = 0; 
     reset = 0; 
     enable = 0; 

     for(i = 0; i < 16; i = i + 1) 
     begin 
      for(j = 0; j < 16; j = j + 1) 
      begin 
       clock = 1; 
       enable = 1; 

       assign a = i; 
       assign b = j; 

       #5; 
       clock = 0; 
       enable = 0; 
       #5; 

       if(result !== {a} * {b})//comparing result using * operator in verilog 
       begin 
       $display("Wrong"); 
        k = k + 1; 
       end 
      end 
     end 
     if (k == 0) $display("success"); 
     else $display("%d Error(s)", k); 
    end 
    endmodule

下面是测试平台所产生的波形：