cpu-architecture

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    管道传输处理通过阅读下面的滑动<a href="https://i.stack.imgur.com/PBRvu.png" rel="nofollow"><img src="https://i.stack.imgur.com/PBRvu.png" alt="enter image description here"></a></p> <p>旁路绕过

    我想了解旁路的概念读取从中间源的值。箭头代表什么？，是否意味着X在序列中的M之后执行？它是如何工作的？
    pipeline cpu-architecture 2016-10-15

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    使用2条指令设计指令集

    在我的计算机体系结构类中处理此练习考试问题。我很困惑，应该如何回答这个问题。 原题： 考虑一个假想的计算机指令集的只有两个n位指令。第一位指定操作码，其余$ n-1 $位指定主存储器的$ 2 ^（n-1）$ $ n $位字中的一个。这两条指令是。 SUBS X：从累加器寄存器中减去存储器位置X的内容，并将结果存储在位置X和累加器中。 JUMP X：无条件跳转到位置X 在主存储器中的字可以包含任一指
    cpu-architecture 2016-10-26

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    立即解码RISC-V（UJ-TYPE）

    我对如何解码/编码UJ类型的立即操作有点困惑。 https://content.riscv.org/wp-content/uploads/2016/06/riscv-spec-v2.1.pdf的第2.3章让我稍微有些迷惑。 例如，我想解码我知道是UJ类型的指令0300006f。 任何帮助，将不胜感激。
    cpu-architecture riscv 2016-10-31

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    计算机体系结构流水线档位

    首先，抱歉我的英文不好。这个问题是我的计算机体系结构课程教科书中的一个问题，我在网上找到了答案，但仍然无法找到详细信息。 以下是五阶段（取指，解码，执行，存储，写）指令阶段的单流水线微架构没有转发机制。 所有的操作都是除LW和SW一个周期是1 + 2，而分公司是1 + 1 Loop: C1 C2 C3 C4 C5 C6 C7 C8 C9 C10 C11 C12 C13 C14 ... LW
    mips pipeline cpu-architecture 2016-11-03

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    为什么我们使用RAM计算模型进行算法分析，当它对应于哈佛架构？

    根据维基百科，计算的RASP模型对应于冯诺依曼体系结构，而计算的RAM模型对应于哈佛体系结构，而冯诺依曼体系结构离计算机最近，因为我们的计算机中存储有内存数据以及指令，而RAM模型具有不同的程序存储器和不同的数据存储器，那么为什么我们使用RAM模型进行算法分析？ https://en.wikipedia.org/wiki/Random-access_stored-program_machine
    algorithm cpu-architecture von-neumann harvard-architecture 2016-11-10

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    条件的内存库存的向量处理器的内存访问冲突

    轩尼诗 - 帕特森书中对计算机体系结构（定量方法5天）说，在与多个存储体的矢量架构，可如果满足以下条件时发生银行冲突（第279 5天）： （银行数）银行/最小公倍数（数，步幅）<银行忙时 不过，我觉得应该是GreatestCommonFactor代替LCM，因为内存冲突会发生，如果有效银行数量你已经少于繁忙时间。通过有效的银行数量，我的意思是说 - 假设你有8家银行，而且有2家银行。然后有效地你有
    vectorization hardware cpu-architecture processor 2016-11-13

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    如何从该汇编指令中计算物理地址？

    以下是英特尔微处理器的寄存器值： CX：FF0A BX：AB5D DI：BDEF DX：1234 DS：CC20 SP：CD0F 指令： ADD [BX + DI]，CX MOV DX，[SP + 1652H] 我想知道如何计算上述两条指令的物理地址。
    assembly hex cpu-architecture microprocessors hardware-programming 2016-11-13

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    全关联缓存

    我要试图找出危险废物，在这里我需要看错过多少缓存出现以下嵌套循环 for i=0; i < 32 ; i++ for j=0; j < 32; j++ sum += arr[i][j]; 我有一个具有16个高速缓存行的全相联高速缓存问题，每个缓存行可以存储32个字。缓存最初是空的，并且arr [0] [0]映射到第一个缓存行 现在根据我的理解，总共会有32个未命中。最初，
    c++ caching memory cpu-architecture 2016-10-05

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    分支失速

    我会很感激，如果有人能回答我关于以下练习的问题（不是功课，做我自己）： draw a pipeline cycle timing diagram for the above code. Start with the first lw before the loop, run one loop iteration, and stop at the first store of the second
    mips cpu-architecture pipelining 2016-10-08

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    x86-64上的确定性执行时间

    是否存在需要一段固定时间的x64指令，而不管微架构状态如缓存，分支预测器等？例如，如果假设的增加或增量指令总是需要n个周期，那么我可以通过多次执行该添加指令来在我的程序中实现一个定时器。也许有寄存器操作数的增量指令可能会起作用，但我不清楚英特尔规范是否确保它会采用确定数量的周期。请注意，我对当前时间不感兴趣，但只有一个需要固定循环次数的原始/指令序列。 假设我有办法强制原子执行，即在定时器执行期间
    performance timer x86 cpu-architecture 2016-10-09
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