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    vivado约束问题与VHDL

    我是新的使用vivado。我在FSM后合成时序仿真方面遇到了问题。模拟不能如何预测（行为模拟和后综合功能模拟工作）。 可能，约束存在一些问题（我使用约束向导来创建它们）。 时钟频率= 200赫兹。 library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity control_asy_gate is Port (clk : in STD_LOG
    vhdl vivado 2017-07-29

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    如何声明一个可变长度std_logic_vector信号

    我有一个std_logic_vector输入声明在我的程序中， 说数字：std_logic_vector（7 downto 0）。 我想声明一个std_logic_vector类型的信号，它的长度一直增加，直到输入'数字'的长度。具体来说，我想要一个信号做到这一点 - for j in num_length downto 0 loop --num_length=number'length-1 a
    vhdl xilinx vivado 2017-06-16

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    添加IPI tcl脚本，同时打包IP

    如何添加自定义tcl脚本来处理定制IP的IPI内的块传播？在包IP文件组中似乎没有它的GUI选项。 我想要做的是将文件添加到名称xilinx_blockdiagram_view_fileset，如各种component.xml文件中所示。 感谢您的任何帮助。
    tcl vivado 2017-08-09

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    i2c从机写入和从内存位置读取vhdl

    我试图实现I²C从机与写入和读取操作（8位数据），并在我的代码写入部分工作正常，并在读取端的数据需要被阅读不正确，我的意思是它的全部“11111111”的。 在阅读部分它获取从地址，然后，而不是写我需要从中读取的寄存器号码，它显示所有“11111111”。我需要帮助。写入和读取应该发生在256个寄存器位置。如何在寄存器上写入和读取数据？ 在我的代码中，我只是试图实现一些寄存器，而不是使用全部256
    vhdl i2c vivado 2017-08-10

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    Verilog合成后的奇怪模拟结果

    我正面临一个奇怪的问题。该代码适用于简单的ALU。只有感兴趣的代码粘贴在这里： always @(posedge clk or posedge rst) begin if (rst == 1) begin mul_valid_shr = 3'b000; end else begin if (op_mul_i == 1) begin
    verilog hdl synthesis vivado 2017-06-30

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    使用Vivado IP模块将图像块读取并写入DDR内存

    我们正在开发一个项目，我们需要在FPGA上进行一些图像处理。为此，我们使用ZedBoard和linaro（Ubuntu版本）来运行它。 我们已经完成的是我们已经在Zedboard的处理系统中使用python脚本将图像以二进制形式逐个像素地存储在DDR中。 现在我们的任务是读取DDR内存的内容，对其进行处理并将处理后的输出再次发送回DDR内存。我们正在使用Vivado xilinx FPGA部件工具
    image-processing vhdl fpga xilinx vivado 2017-07-02

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    返回无约束数组vhdl

    在vhdl中返回无约束向量的最佳方式是什么？ function func(selector : natural) return std_logic_vector is begin case selector is when 3 => return std_logic_vector("11"); when 4 => return std_logic_vector(
    vhdl vivado ghdl 2017-10-10

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    结合端口bram接口

    我想写一个IP来存储/读取数据使用BRAM。 我到目前为止使用（C）DMA从内存中读取内存映射数据并获得一个AXIS。 然后，我用VHDL创建了一个新的源文件，以接受AXIS的工作方式，就像魅力一样。 另一方面，我想创建一个BRAM接口，但是vivado并没有为BRAM接口组合端口。 位于“vivado/data/ip/interfaces/bram_v1_0”文件夹中的文件“bram_rtl.x
    vhdl xilinx vivado 2017-10-13

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    Vivado辛错误：“根范围内声明是不允许的Verilog 95/2K模式”

    当我去模仿我的顶层模块赛灵思Vivado 2016.4，我收到了特殊的错误： ERROR: [VRFC 10-1342] root scope declaration is not allowed in verilog 95/2K mode [<...>/header.vh] 我我正在使用内置的Vivado仿真器，并指定了Verilog 2001。我header.vh如下所示： `ifndef
    verilog xilinx hdl vivado 2017-07-07

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    HLS中的延迟和启动间隔

    我在SDAccel中有一个设计，显示了33000个周期和8个启动间隔的延迟。这是什么意思？ 这是否意味着输出在33000个循环后就绪？我检查了输出所需的实际时间（配置文件摘要报告），并显示319毫秒。 （时钟为5ns）
    xilinx vivado vivado-hls 2017-09-03
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