Verilog时间延迟计算

Question

我正在为我的项目编写一个非常简单的代码，只需要计算时间。我有两个开关，A & B.我想要做的就是开始按A的时间，然后在按下B时停止。也许我可以将这个时间存储到一个变量中，然后将Var输出到一个7段！ （我只需要计时部，7赛格OK）

我用Verilog没有背景，并不能获得大量的在线帮助，有人可以给我一个提示。

注：显然，它必须以Verilog，并且必须在* .V格式

感谢，

Answer 1

我会建议你找到一个很好的指导Verilog和有一个开始看看这个，你还需要找到一个模拟器来测试你的代码。

现在假设你只是测量按钮按下之间的时钟周期，你需要在a上启动一个计数器并在b上停止它。可能使用和b来控制FSM，FSM反过来控制计数器。

事情要小心的是a和b是外在的，他们需要异步通过亚稳态触发器付诸表决。根据机械开关的不同，您可能还需要添加更多的谴责。

我要添加一些代码，但因为你不知道的Verilog应该分解成更小的步骤比给你完整的解决方案，我觉得会抢你的学习经验。

如果你只是想看看一些代码为Verilog的秒表simplefpga.blogspot.co.uk似乎是合理的。

当你正在学习的Verilog硬件描述langage，首先考虑的问题，你想达到的目标。计数器，一个状态机。然后继续实施基本版本，然后根据需要添加功能。

可能是溢出的自由运行计数器。一个自由运行的计数器，以最大值停止。按下按钮时启动的计数器，按下按钮时启动的计数器，以及按下另一个按钮时停止的计数器。

然后你就可以更适合提问到Q &网站的格式。例如，我试图将一个计数器作为verilog秒表的一部分，我不确定如何暗示功能x。

尽量不要被语言吓倒，如果可能的话尽情享受学习新技能的过程。