系统Verilog中的惯性延迟

Question

我在下面的代码中使用系统verilog中的惯性延迟，主要用于滤波器故障

logic y; wire y_filter;

assign＃10us y_filter = y;

我的问题是，对于第一个10us y_filter是'X'。

有没有一种简单的方法可以在0处初始化信号？

感谢， 亚历山德罗

Answer 1

您可以使用force语句来强制y_filter 0在时间0，然后在10us后release它在刚。您需要确保发布与持续assign声明中的任何预定更改不一致，以防止出现其他故障。