延迟用Verilog为PR控制器

Question

我想由固定数量的时钟周期的信号偏移。我收到来自adc的信号。请让我知道如何实现这个

Answer 1

提示：不是一个完整的答案

一个8位的触发器的Verilog可能看起来像：

reg [7:0] a; 

always @(posedge clk, negedge rst_n) begin 
    if (~rst_n) begin 
    // Active Low Reset condition 
    a <= 'b0; 
    end 
    else begin 
    a <= input_eight_bit; 
    end 
end 

要为多个时钟周期耽误你需要多个触发器从一个喂到另一个。这会创建管道线或延迟线。