VHDL如何处理溢出？

Question

我正在设计一个设计，我相信可能会发生一些我需要处理的溢出问题。为了解决我的问题，我需要了解VHDL如何处理二进制溢出。一些示例代码如下。

signal temp : std_logic_vector (7 downto 0) := "11111111"; 
signal temp_2 : std_logic_vector (7 downto 0) := "11111111"; 
signal result : std_logic_vector (8 downto 0) := "000000000"; 

result <= temp + temp_2 ; 

很明显，这并没有调用相关的库，但它提供了我正在使用的代码的概念。我的问题是：这个二进制加法如何工作（temp + temp_2），即运行此代码后信号result会是什么？现在，编辑中出现错误，因为result是9位，期望8位。任何关于这个二进制加法如何工作的解释都会非常有帮助！

Answer 1

VHDL是强类型的。任何时候你分配一个信号，你需要匹配类型和宽度。

对于类型：您不能将整数类型的信号分配给std_logic_vector信号，编译器会引发错误。您必须先将整数转换为std_logic_vector。

对于宽度：您需要始终完全匹配宽度分配。在你的情况下，这个工具对你很生气，因为你将一些8位宽的东西分配给9位宽的信号结果。

为了完成你想要的，你必须使用符号扩展。你的输入是签名还是未签名？如果它们是无符号的，只需在最高有效位位置添加一个“0”。如果他们签约，你必须确定的第7位的标志，然后再扩展到这一点位的位置8.

这里是你如何能在这两种情况下做到：

temp_extended_unsigned <= '0' & temp(7 downto 0); 
temp_extended_signed <= temp(7) & temp(7 downto 0); 

temp_2_extended_unsigned <= '0' & temp_2(7 downto 0); 
temp_2_extended_signed <= temp_2(7) & temp_2(7 downto 0); 

result <= temp_extended_unsigned + temp_2_extended_unsigned; -- unsigned case 
result <= temp_extended_signed + temp_2_extended_signed; -- signed case 

注意添加1位位置的作品加法罚款，但乘法呢？您必须考虑要执行的操作...将两个8位宽的向量相乘会产生一个16位宽的结果，因此您必须在该示例中对高8位进行符号扩展。