systemverilog中的继承和虚拟接口？

Question

多继承是非常通用的OOPS概念，那么为什么它不在systemverilog中实现，并且只允许单继承？

第二为什么接口不允许在课堂内部？是因为存储实现像类中的动态存储和模块，程序，接口中的静态存储？

Answer 1

这真的应该是两个独立的职位，为您的两个不同的问题。不幸的是，关键字接口将用于以完全分离的含义回答它们两者。

我写了一个2010 DVCon paper，其中描述了原始SystemVerilog LRM中没有多重继承的原因以及可能的解决方案。 SystemVerilog 1800-2012确实添加了多个接口类的继承，这里是a link，以很好地描述该特性。在第二个问题中，使用关键字接口作为一种类别与接口无关。

对于为什么不允许在类中使用接口实例，你大部分都是正确的。 SV 接口与作为分层容器的实例的设计元件模块和程序非常类似。在制定过程中，这些容器在模拟开始之前变平。类实例只能在运行时通过执行程序代码来构造。

阐述过程特别针对硬件描述语言，并且是代码生成和复制过程的一部分。它也可以让您在整个设计中分层次地引用信号，而无需使用指针。另一方面，类对象只能通过动态创建的句柄来引用。