带有VHDL的CRC16（多输入字节）

下面的VHDL片段正确地为我提供了单个输入字节的16位CRC校验码。如何扩展多输入字节，例如现在跨越 128个字节的框架被crc'd？带有VHDL的CRC16（多输入字节）

注意：函数'crc16'是使用一些在线工具生成的，但我也是自己推导出来的，所以我确信它的工作正常。目前，下面的测试台每次调用都提供一个字节的CRC功能。

CRC特征：

CRC多项式：0x8005
输入反射：是
输出反射：是
种子值：0xFFFF的
XOR出值：为0xFFFF（IIUC，否定CRC）

代码：

library ieee; 
use ieee.std_logic_1164.all; 

use ieee.numeric_std.all; 

entity crc is 
port (clk: in std_logic; 
     data_in: in std_logic_vector(7 downto 0);    
     crc_out: out std_logic_vector(15 downto 0) 
    ); 
end crc; 

architecture crc_arch of crc is  

function reverse_vector(v: in std_logic_vector) 
return std_logic_vector is 
    variable result: std_logic_vector(v'RANGE); 
    alias vr: std_logic_vector(v'REVERSE_RANGE) is v; 
begin 
    for i in vr'RANGE loop 
     result(i) := vr(i); 
    end loop; 

    return result; 
end;  


function crc16(data_i: in std_logic_vector(7 downto 0);    
        crc_i: in std_logic_vector(15 downto 0)) 
return std_logic_vector is 
    variable crc_o: std_logic_vector(15 downto 0); 
begin 
    crc_o(15) := crc_i(7) xor crc_i(8) xor crc_i(9) xor crc_i(10) xor crc_i(11) xor crc_i(12) xor crc_i(13) xor crc_i(14) xor crc_i(15) xor 
        data_i(0) xor data_i(1) xor data_i(2) xor data_i(3) xor data_i(4) xor data_i(5) xor data_i(6) xor data_i(7);   
    crc_o(14) := crc_i(6);  
    crc_o(13) := crc_i(5); 
    crc_o(12) := crc_i(4); 
    crc_o(11) := crc_i(3); 
    crc_o(10) := crc_i(2); 
    crc_o(9) := crc_i(1) xor crc_i(15) xor data_i(7); 
    crc_o(8) := crc_i(0) xor crc_i(14) xor crc_i(15) xor data_i(6) xor data_i(7); 
    crc_o(7) := crc_i(13) xor crc_i(14) xor data_i(5) xor data_i(6); 
    crc_o(6) := crc_i(12) xor crc_i(13) xor data_i(4) xor data_i(5);    
    crc_o(5) := crc_i(11) xor crc_i(12) xor data_i(3) xor data_i(4); 
    crc_o(4) := crc_i(10) xor crc_i(11) xor data_i(2) xor data_i(3); 
    crc_o(3) := crc_i(9) xor crc_i(10) xor data_i(1) xor data_i(2); 
    crc_o(2) := crc_i(8) xor crc_i(9) xor data_i(0) xor data_i(1); 
    crc_o(1) := crc_i(9) xor crc_i(10) xor crc_i(11) xor crc_i(12) xor crc_i(13) xor crc_i(14) xor crc_i(15) xor 
        data_i(1) xor data_i(2) xor data_i(3) xor data_i(4) xor data_i(5) xor data_i(6) xor data_i(7); 
    crc_o(0) := crc_i(8) xor crc_i(9) xor crc_i(10) xor crc_i(11) xor crc_i(12) xor crc_i(13) xor crc_i(14) xor crc_i(15) xor 
        data_i(0) xor data_i(1) xor data_i(2) xor data_i(3) xor data_i(4) xor data_i(5) xor data_i(6) xor data_i(7); 

    return crc_o; 
end; 


begin 

    crc_out <= not reverse_vector(crc16(reverse_vector(data_in), x"FFFF")); 

end architecture crc_arch;

测试平台：

LIBRARY ieee; 
USE ieee.std_logic_1164.ALL; 

ENTITY tb_crc IS 
END tb_crc; 

ARCHITECTURE behavior OF tb_crc IS 

-- Component Declaration for the Unit Under Test (UUT) 

COMPONENT crc 
PORT(
     clk: std_logic; 
    data_in : IN std_logic_vector(7 downto 0); 
    crc_out : OUT std_logic_vector(15 downto 0) 
    ); 
END COMPONENT; 


--Inputs 
signal tb_clk : std_logic := '0'; 
signal tb_data_in : std_logic_vector(7 downto 0) := (others => '0'); 

--Outputs 
signal tb_crc_out : std_logic_vector(15 downto 0); 

-- Clock period definitions 
constant clk_period : time := 10 ns; 

BEGIN 

-- Instantiate the Unit Under Test (UUT) 
uut: crc PORT MAP (
     clk => tb_clk, 
     data_in => tb_data_in, 
     crc_out => tb_crc_out 
    ); 

-- Clock process definitions 
clk_process :process 
begin 
    tb_clk <= '1'; 
    wait for clk_period/2; 
    tb_clk <= '0'; 
    wait for clk_period/2; 
end process; 

-- Stimulus process 
stim_proc: process 
begin  
    -- hold reset state for 100 ns. 
    wait for 100 ns; 


    -- insert stimulus here 

    tb_data_in <= x"01";   
    wait for clk_period; 

    tb_data_in <= x"02"; 
    wait for clk_period; 

    tb_data_in <= x"03"; 
    wait for clk_period; 

    tb_data_in <= x"04"; 
    wait for clk_period; 

    wait; 
end process; 

END;

感谢您的阅读，克里斯

来源

2016-08-23 user2286339

你可能想看看这个通用的实现：https：//github.com/VLSI-EDA/PoC/blob/master/src/comm/comm_crc.vhdl。使用可用的，经过测试的实现往往会更好。 –

实际上有一个很好的例子（不使用函数调用）在线。请参见[OutputLogic.com»CRC生成器]（http://outputlogic.com/?page_id=321），其数据宽度为8，多项式宽度为16，协议为CRC16（适用于USB 2.0）（与0x8005相同）。第二个选项卡允许您生成VHDL示例代码（我认为美国版权法规定，推送按钮的人是作者，意味着版权声明可能无效）。任何方式显示如何引入每个时钟的成功字节并生成crc。 – user1155120

OutputLogic.com使用的VHDL crc生成器的声称源可以通过登录（需要注册）从opencores [Parallel CRC Generator]（http://opencores.org/project,parallelcrcgen）下载。 – user1155120

并行CRC生成各种网站上常用的软件是开源的。我下载并将源代码从C++转换为C（布尔型，布尔型和值true和false的声明）。

它产生代码几乎相同你的：

CRC根VHDL 8 16 8005

------------------------------------------------------------------------------- 
-- THIS SOURCE FILE IS PROVIDED "AS IS" AND WITHOUT ANY EXPRESS 
-- OR IMPLIED WARRANTIES, INCLUDING, WITHOUT LIMITATION, THE IMPLIED 
-- WARRANTIES OF MERCHANTIBILITY AND FITNESS FOR A PARTICULAR PURPOSE. 
------------------------------------------------------------------------------- 
-- CRC entity/architecture for 
-- data(7:0) 
-- crc(15:0) = 1+x^2+x^15+x^16; 
-- 
library ieee; 
use ieee.std_logic_1164.all; 

entity crc is 
    port (
     data_in: in std_logic_vector (7 downto 0); 
     crc_en: in std_logic; 
     rst:  in std_logic; 
     clk:  in std_logic; 
     crc_out: out std_logic_vector (15 downto 0) 
    ); 
end entity crc; 

architecture imp_crc of crc is 
    signal lfsr_q: std_logic_vector (15 downto 0); 
    signal lfsr_c: std_logic_vector (15 downto 0); 
begin 
    crc_out <= lfsr_q; 

    lfsr_c(0) <= lfsr_q(8) xor lfsr_q(9) xor lfsr_q(10) xor lfsr_q(11) xor 
       lfsr_q(12) xor lfsr_q(13) xor lfsr_q(14) xor lfsr_q(15) xor 
       data_in(0) xor data_in(1) xor data_in(2) xor data_in(3) xor 
       data_in(4) xor data_in(5) xor data_in(6) xor data_in(7); 
    lfsr_c(1) <= lfsr_q(9) xor lfsr_q(10) xor lfsr_q(11) xor lfsr_q(12) xor 
       lfsr_q(13) xor lfsr_q(14) xor lfsr_q(15) xor data_in(1) xor 
       data_in(2) xor data_in(3) xor data_in(4) xor data_in(5) xor 
       data_in(6) xor data_in(7); 
    lfsr_c(2) <= lfsr_q(8) xor lfsr_q(9) xor data_in(0) xor data_in(1); 
    lfsr_c(3) <= lfsr_q(9) xor lfsr_q(10) xor data_in(1) xor data_in(2); 
    lfsr_c(4) <= lfsr_q(10) xor lfsr_q(11) xor data_in(2) xor data_in(3); 
    lfsr_c(5) <= lfsr_q(11) xor lfsr_q(12) xor data_in(3) xor data_in(4); 
    lfsr_c(6) <= lfsr_q(12) xor lfsr_q(13) xor data_in(4) xor data_in(5); 
    lfsr_c(7) <= lfsr_q(13) xor lfsr_q(14) xor data_in(5) xor data_in(6); 
    lfsr_c(8) <= lfsr_q(0) xor lfsr_q(14) xor lfsr_q(15) xor data_in(6) xor 
       data_in(7); 
    lfsr_c(9) <= lfsr_q(1) xor lfsr_q(15) xor data_in(7); 
    lfsr_c(10) <= lfsr_q(2); 
    lfsr_c(11) <= lfsr_q(3); 
    lfsr_c(12) <= lfsr_q(4); 
    lfsr_c(13) <= lfsr_q(5); 
    lfsr_c(14) <= lfsr_q(6); 
    lfsr_c(15) <= lfsr_q(7) xor lfsr_q(8) xor lfsr_q(9) xor lfsr_q(10) xor 
        lfsr_q(11) xor lfsr_q(12) xor lfsr_q(13) xor lfsr_q(14) xor 
        lfsr_q(15) xor data_in(0) xor data_in(1) xor data_in(2) xor 
        data_in(3) xor data_in(4) xor data_in(5) xor data_in(6) xor 
        data_in(7); 

REGISTERS: 
    process (clk, rst) 
    begin 
     if rst = '1' then 
      lfsr_q <= (others => '1'); 
     elsif rising_edge(clk) then 
      if crc_en = '1' then 
       lfsr_q <= lfsr_c; 
      end if; 
     end if; 
    end process; 
end architecture imp_crc;

有趣的特点是该方法，它使用一个时钟控制寄存器保持一个运行计数的CRC以及通过重置提供种子（(others => '1')，相当于x"FFFF"，基于lfsr_q的长度）。

您可以使用复位来设置状态，以开始累计CRC的连续字节以及crc_en以控制CRC中包含哪些时钟输入字节。

您可以使用多路复用器来选择x"FFFF"或存储的CRC，因此在正在评估的块之间不会出现“停机时间”，即将延迟串行化以包含多路复用器。

我想象一个启用在任何情况下都可能是必不可少的。你可以通过添加一个或两个更多的信号到你的端口接口和测试台。

因此，一个手工制作的测试平台使用生成的CRC码：

library ieee; 
use ieee.std_logic_1164.all; 
use ieee.numeric_std.all; 

entity crc_tb is 
end entity; 

architecture foo of crc_tb is 

    function reverse_vector(v: in std_logic_vector) 
    return std_logic_vector is 
     variable result: std_logic_vector(v'RANGE); 
     alias vr: std_logic_vector(v'REVERSE_RANGE) is v; 
    begin 
     for i in vr'RANGE loop 
      result(i) := vr(i); 
     end loop; 

     return result; 
    end;  

    signal datain: std_logic_vector (7 downto 0); 
    signal data_in: std_logic_vector (7 downto 0); 
    signal crc_en: std_logic := '0'; 
    signal rst:  std_logic; 
    signal clk:  std_logic := '0'; 
    signal crc_out: std_logic_vector (15 downto 0); 

    signal crcout: std_logic_vector (15 downto 0); 
begin 

    crcout <= not reverse_vector (crc_out); 

DUT: 
    entity work.crc 
     port map (
      data_in => data_in, 
      crc_en => crc_en, 
      rst => rst, 
      clk => clk, 
      crc_out => crc_out 
     ); 

CLOCK: 
    process 
    begin 
     wait for 5 ns; -- half the clock period 
     clk <= not clk; 
     if now > 160 ns then 
      wait; 
     end if; 
    end process; 
    STIMULI: 
    process 
    begin 
     rst <= '1'; 
     for i in 0 to 9 loop 
      wait until rising_edge(clk); 
     end loop; 
     rst <= '0'; 
     crc_en <= '1'; 
     for i in 1 to 4 loop 
      datain <= std_logic_vector(to_unsigned (i,8)); 
      data_in <= reverse_vector (std_logic_vector(to_unsigned(i,8))); 
      wait until rising_edge(clk); 
     end loop; 
     crc_en <= '0'; 
     wait until rising_edge(clk); 
     wait; 
    end process; 
end architecture;

这给了我们：

从你的问题在你的评论这是四个正确的值x“01”，x“02”，x“03”和x“04”的连续字节，值x“D45E”。

因此，让我们应用，为您的代码

首先更改：

library ieee; 
use ieee.std_logic_1164.all; 

use ieee.numeric_std.all; 

entity crc is 
port (clk: in std_logic; 
     data_in: in std_logic_vector(7 downto 0); 
     crc_en: in std_logic; -- ADDED 
     rst:  in std_logic; -- ADDED 
     crc_out: out std_logic_vector(15 downto 0) 
    ); 
end crc; 

architecture crc_arch of crc is  

function reverse_vector(v: in std_logic_vector) 
return std_logic_vector is 
    variable result: std_logic_vector(v'RANGE); 
    alias vr: std_logic_vector(v'REVERSE_RANGE) is v; 
begin 
    for i in vr'RANGE loop 
     result(i) := vr(i); 
    end loop; 

    return result; 
end;  


function crc16(data_i: in std_logic_vector(7 downto 0);    
        crc_i: in std_logic_vector(15 downto 0)) 
return std_logic_vector is 
    variable crc_o: std_logic_vector(15 downto 0); 
begin 
    crc_o(15) := crc_i(7) xor crc_i(8) xor crc_i(9) xor crc_i(10) xor crc_i(11) xor crc_i(12) xor crc_i(13) xor crc_i(14) xor crc_i(15) xor 
        data_i(0) xor data_i(1) xor data_i(2) xor data_i(3) xor data_i(4) xor data_i(5) xor data_i(6) xor data_i(7);   
    crc_o(14) := crc_i(6);  
    crc_o(13) := crc_i(5); 
    crc_o(12) := crc_i(4); 
    crc_o(11) := crc_i(3); 
    crc_o(10) := crc_i(2); 
    crc_o(9) := crc_i(1) xor crc_i(15) xor data_i(7); 
    crc_o(8) := crc_i(0) xor crc_i(14) xor crc_i(15) xor data_i(6) xor data_i(7); 
    crc_o(7) := crc_i(13) xor crc_i(14) xor data_i(5) xor data_i(6); 
    crc_o(6) := crc_i(12) xor crc_i(13) xor data_i(4) xor data_i(5);    
    crc_o(5) := crc_i(11) xor crc_i(12) xor data_i(3) xor data_i(4); 
    crc_o(4) := crc_i(10) xor crc_i(11) xor data_i(2) xor data_i(3); 
    crc_o(3) := crc_i(9) xor crc_i(10) xor data_i(1) xor data_i(2); 
    crc_o(2) := crc_i(8) xor crc_i(9) xor data_i(0) xor data_i(1); 
    crc_o(1) := crc_i(9) xor crc_i(10) xor crc_i(11) xor crc_i(12) xor crc_i(13) xor crc_i(14) xor crc_i(15) xor 
        data_i(1) xor data_i(2) xor data_i(3) xor data_i(4) xor data_i(5) xor data_i(6) xor data_i(7); 
    crc_o(0) := crc_i(8) xor crc_i(9) xor crc_i(10) xor crc_i(11) xor crc_i(12) xor crc_i(13) xor crc_i(14) xor crc_i(15) xor 
        data_i(0) xor data_i(1) xor data_i(2) xor data_i(3) xor data_i(4) xor data_i(5) xor data_i(6) xor data_i(7); 

    return crc_o; 

end; 

    signal crc_o: std_logic_vector (15 downto 0); -- ADDED register 

begin 

    -- crc_out <= not reverse_vector(crc16(reverse_vector(data_in), x"FFFF")); 

    process (clk) -- ADDED process 
    begin 
     if rst = '1' then 
      crc_o <= x"FFFF"; 
     elsif rising_edge(clk) then 
      if crc_en = '1' then 
       crc_o <= crc16(reverse_vector(data_in), crc_o); 
      end if; 
     end if; 
    end process; 

    crc_out <= not reverse_vector(crc_o); -- ADDED 

end architecture crc_arch;

添加的控件rst和crc_en到实体端口，增加了一个声明的信号保持寄存器CRC值，打破了反转和反转，因此它不在crc_i函数调用的路径中。

寄存器的输入是crc16函数调用的返回值。该寄存器被重置为CRC种子值。

测试平台简单了：

library ieee; 
use ieee.std_logic_1164.all; 
use ieee.numeric_std.all; 

entity crc_tb is 
end entity; 

architecture foo of crc_tb is 

    signal data_in: std_logic_vector (7 downto 0); 
    signal crc_en: std_logic := '0'; 
    signal rst:  std_logic; 
    signal clk:  std_logic := '0'; 
    signal crc_out: std_logic_vector (15 downto 0); 

begin 

DUT: 
    entity work.crc 
     port map (
      data_in => data_in, 
      crc_en => crc_en, 
      rst => rst, 
      clk => clk, 
      crc_out => crc_out 
     ); 

CLOCK: 
    process 
    begin 
     wait for 5 ns; -- half the clock period 
     clk <= not clk; 
     if now > 160 ns then 
      wait; 
     end if; 
    end process; 
STIMULI: 
    process 
    begin 
     rst <= '1'; 
     for i in 0 to 9 loop 
      wait until rising_edge(clk); 
     end loop; 
     rst <= '0'; 
     crc_en <= '1'; 
     for i in 1 to 4 loop 
      data_in <= std_logic_vector(to_unsigned (i,8)); 
      wait until rising_edge(clk); 
     end loop; 
     crc_en <= '0'; 
     wait until rising_edge(clk); 
     wait; 
    end process; 
end architecture;

所有的变化是消减。

这一点让：

相同的答案是使用下载/生成VHDL代码。

因此，使用你crc16函数调用的秘诀就是不要做任何反转或从它的返回值到crc16函数调用的crc_i参数的反转。

来源

2016-08-24 00:34:50 user1155120

我很欣赏你的努力，尤其是因为它建立在我现在所拥有的基础之上。有一个冷的。 – user2286339

带有VHDL的CRC16（多输入字节）

回答

相关问题