cpu-cache

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    的Cortex A53 L1 L2高速缓存信息

    展望Cortex A53，我想弄清楚究竟是什么： 8-64k I-缓存W /校验 是什么意思8-64k？它是8路组合关联缓存，大小为64kByte？或者只是说大小在8〜64kByte范围内 什么是“w/parity”？ 8-64k d-缓存W/ECC 什么是 “W/ECC”？ 的关联的L1和L2高速缓存的（直接映射，2路，4路...等）和尺寸是固定的或Cortex A53是真的取决于显影剂调整在设
    caching arm microcontroller cpu-cache 2017-04-26

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    在添加二级缓存时计算内存停顿

    我试图在添加二级缓存时计算每条指令的内存停滞周期。 我有以下给出的值： Direct Mapped cache with 128 blocks 16 KB cache 2ns Cache access time 1Ghz Clock Rate 1 CPI 80 clock cycles Miss Penalty 5% Miss rate 1.8 Memory Accesses per
    cpu-architecture cpu-cache 2017-05-07

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    CPU缓存：两个地址之间的距离是否需要小于8个字节以获得缓存优势？

    这似乎是一个奇怪的问题。 假设缓存行的大小为64个字节。此外，假设L1，L2，L3具有相同的高速缓存行大小（this帖子称它是Intel Core i7的情况）。 存储器上有两个对象A,B，它们的（物理）地址是N字节。为简单起见，我们假设A是高速缓存器边界上，也就是它的地址是64。 1）如果N < 64的整数倍，当A是由CPU取出，B将被读入高速缓存，太。因此，如果需要B，并且高速缓存行尚未被驱逐
    caching cpu-architecture cpu-cache 2017-08-16

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    数据结构缓存对齐如何在L1缓存行中失效

    我想了解CPU的L1缓存机制。 让我们假设CPU有4芯和L1高速缓存行大小是64字节与N个条目使用MESI协议每个核。 因此，一个内存引用被加载与高速缓存行大小（引用是某种类型的数据结构，完全保存64个字节）对齐。 此时，所述核 - 0修改4个字节在该高速缓存行（在偏移0）。 然后，Core-1引用相同的存储位置。因此，高速缓存一致性协议标识此操作并将Core-0中的高速缓存行复制到Core-1（
    c performance caching cpu-cache 2017-10-08

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    是否可以从一个不同的核心中的L1缓存线协议获取状态信息？

    有几个高速缓存一致性协议在附近，如MSI，MESI，MOSI，MOESI等 让我们假设这样的场景：一个CPU包含四核与L1专用高速缓存（L1高速缓存大小在这里并不重要）。这里的内存地址是说明性的。 核 - 0请求的存储器访问处理0x1111，从而该值将被加载到从主存储器其L1高速缓存行。 核心-1请求存储器访问，以解决0x2222，从而该值将被加载到从主存储器其L1高速缓存行。 核 - 2请求存储
    performance memory cpu-cache 2017-10-09

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    多级高速缓存访​​问时间

    如果有2个高速缓存L1和L2，其中L1是第一级高速缓存，而L2是低级高速缓存。 假设L1有一个失误，L2有一个命中。 现在，我们是否需要将所需的块从L2传送到L1，然后从L1访问所需的字节，或者我们是否可以直接从L2访问所需的字节？ 平均存取时间可被给定为： - H1（T1）+（1-H1）（H2）（T1 + T2），其中 H1：击中L1高速缓存的比率， T1：的存取时间L1， h2：L2缓存的命中
    memory cpu-architecture cpu-cache multi-level 2017-07-07

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    如果我在_mm_clflushopt（）之后不发出_mm_sfence（）会发生什么（坏）？

    在释放内存之前，我正在从CPU高速缓存中清除内存范围。理想情况下，我想放弃这些缓存行而不将它们保存到内存中。因为没有人会使用这些值，并且再次获得该存储器范围的人（在malloc()/new/_mm_malloc()等之后）将首先用新值填充存储器。由于this question suggests，目前似乎没有办法在x86_64上实现理想。 所以我做_mm_clflushopt()。据我所知，在_mm
    c++ concurrency x86-64 cpu-cache memory-fences 2017-09-01

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    如果缓存未命中发生，数据将直接移动到寄存器或首先移动到缓存然后注册？

    如果缓存未命中发生，数据将被直接从主存储器移到注册中，或者数据先移到缓存然后注册？有直接的方式连接寄存器和主内存吗？
    cpu cpu-architecture cpu-registers cpu-cache 2017-12-18

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    缓存查找决定是基于虚拟地址还是物理地址

    TLB查找是在虚拟地址还是物理地址上完成的？ 当TLB命中，则意味着虚拟地址到物理的PFN是驻留在高速缓存存储器或数据驻留在高速缓存存储器 请提供一些指引从哪里得到的高速缓冲存储器详细了解
    system cpu cpu-cache opencpu 2017-07-24

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    缓存读取系统存储器VS CPU读取系统存储器

    在运行Android/Linux的一个臂的SoC，我观察到以下： 分配的存储区域作为未缓存设备DMA输入。 DMA完成后，此存储区的内容被复制到另一个系统存储区。 为设备DMA输入分配一个内存区域为缓存。 DMA完成后，存储器范围无效，然后将该存储区的内容复制到另一个系统存储区。 分配的内存区大小约为2MB，大于缓存大小（L2缓存大小为256KB）。 方法2是X10大于方法快1 即：方法2的存储器
    memory arm cpu-architecture cpu-cache 2017-04-26
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