cpu-cache

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    L1/L2/LLC/DRAM中的并行查找？

    这是一个奇怪的问题，但也许有人在这里知道： 提到英特尔/ AMD最新的处理器， 是否CPU同时查找缓存和DRAM？ 这可能是一种节省周期的好方法（但功耗可能更大）。 任何答案（最好带有参考）将有所帮助。 谢谢！
    computer-architecture cpu-architecture cpu-cache mmu 2014-07-17

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    已启用MMU /缓存的ARM Cortex A9序列的SMP引导

    我试图在启用MMU /缓存的双核ARM Cortex A9系统上进行U-boot的SMP引导。我需要初始化的顺序。 下面的事情应该如何发生。按什么顺序？ MMU页表设置 集SMP位（核心0和核心1） 无效缓存（内缓存） 冲洗缓存中（内和围绕外什么） 当L2缓存必须启用？ 当SCU必须启用？在SMP之前或之后？ 如果有人能列出操作的顺序，这将是一个很大的帮助。 在此先感谢
    arm u-boot cpu-cache mmu cortex-a 2014-04-23

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    如何计算3级缓存的有效CPI

    我绝望地停留在作业问题上，我希望能够帮助您更好地理解它。下面是我得到什么： CPU底座CPI = 2，时钟速率= 2GHz的 主缓存，速率小姐/指令= 7％ L-2的高速缓存访​​问时间= 15ns的 L-2高速缓存的，本地速率小姐/指令= 30％ L-3的高速缓存访​​问时间= 30ns的 L-3缓存，全球未命中率/指令= 3％，主存储器存取时间= 150ns的 什么是有效CPI？ 这是我的理解
    caching architecture cpu-architecture cpu-cache hit 2013-11-25

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    有比cpuid更便宜的序列化指令吗？

    我已经看到相关的问题，包括here和here，但似乎唯一的序列化提到的指令rdtsc是cpuid。 不幸的是，cpuid把我的系统上大体有1000个周期，因此，如果有人知道更便宜的（周期更少，没有读取或写入到内存）串行指令我想知道？ 我看着iret，但这似乎改变了控制流，这也是不可取的。 其实我已经看了看Alex的答案链接有关rstscp的whitespaper，但它说： 的RDTSCP指令等待，
    intel cpu-cache rdtsc 2014-04-24

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    是包含L2还是不包含在i7 CPU 860 @ 2.80GHz？

    我有兴趣找到英特尔i7系列（i7 CPU 860 @ 2.80GHz）中二级高速缓存的包容性/独特性。 在这里，我找到两个环节与i7处理器860的CPU细节@ 2.80GHz的和两者是矛盾的。我很困惑，无法确定二级缓存关于包容性/排他性的本质。 bit-tech说L2是包含性的，而cpu-world表示L2是非包含性的。如果有人提供一些见解或链接来帮助我弄清包含/不包含二级缓存的本质，那将是非常棒
    c linux performance-testing cpu-architecture cpu-cache 2014-01-17

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    MSI：为什么当其他CPU要覆盖它时，我们需要写回线路？

    在这本书中“计算机系统结构”，由轩尼诗/帕特森，第5版，360页他们描述MSI协议，并写类似： 如果线路处于状态“独家”（修改），然后在从总线上接收到“写入错误”时，当前的CPU 1）将线路写回总线，然后2）进入“无效”状态。 为什么我们需要回写该行，如果它将被其他CPU的连续写入覆盖？ 它是否与每个CPU应该看到相同的写入这一事实相关联？ （但我不明白为什么这是一个问题，没有看到这个特定的其他C
    cpu-architecture cpu-cache 2014-01-17

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    二级高速缓存行未命中数

    我想在计算一个特定程序时计算二级高速缓存未命中总数。是否有任何方法可以在二级高速缓存中找到高速缓存未命中？ 我知道了，Core i7 CPU的性能计数器事件类型“L2_LINES_OUT”可用于Counts L2缓存行被驱逐，但不知道如何使用它？ 我使用的是linux和Intel i7 IvyBridge机器。 任何指针或链接将不胜感激。
    c linux performance-testing cpu-architecture cpu-cache 2014-01-19

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    数据缓存和指令缓存是什么意思？

    从here： 指令和数据具有不同的访问模式，并获得 的存储器的不同区域。因此，对于 指令和数据具有相同的高速缓存可能并不总是成功。 因此，拥有两个高速缓存很常见：一个指令高速缓存， 只存储指令，以及一个只存储数据的数据高速缓存。 知道指令和数据之间的区别很直观，但现在我不能确定在这种情况下的区别吗？什么构成数据并被放入数据高速缓存以及构成指令并放入指令高速缓存中？ 我知道ARM程序集。是否需要ST
    assembly arm cpu-architecture cpu-cache 2014-03-14

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    Cortex-A9 Cache奇偶校验

    我使用基于cortex-a9的设计（Altera Cyclon-V）和pl310 l2缓存控制器。 当我在PL310 AUX寄存器中启用“奇偶校验已启用”时，出现故障（指示缓存奇偶校验问题的中断）。 当我保持奇偶校验禁用（默认值）系统运行正常时，没有错误\中止不良数据。 任何想法为什么会发生这种情况？
    arm cpu-cache altera parity 2014-01-23

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    最后使用的高速缓存行与不同的高速缓存行

    假设高速缓存行的宽度为64字节，并且我有两个数组a和b，它们填充高速缓存行并且也与高速缓存行对齐。我们还假设这两个数组都在L1缓存中，所以当我从他们那里读取时，我没有发现缓存未命中。 float a[16]; //64 byte aligned e.g. with __attribute__((aligned (64))) float b[16]; //64 byte aligned 我读a
    c performance optimization x86 cpu-cache 2013-12-11
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