cpu-cache

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    CUDA仅对一个变量禁用L1缓存

    CUDA 2.0设备上是否有任何方法来禁用L1缓存仅适用于一个特定变量？ 我知道在编译时可以禁用L1高速缓存，为所有内存操作添加标记-Xptxas -dlcm=cg至nvcc。 但是，我想只在特定全局变量的内存读取时禁用高速缓存，以便所有剩余的内存读取通过L1高速缓存。 基于我在网上完成的搜索，可能的解决方案是通过PTX汇编代码。
    caching assembly cuda cpu-cache ptx 2012-09-23

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    使用Cache-Line对齐方式在C中修改全局共享状态的无锁检查

    编辑：ST不允许为新手发布两个以上的链接。抱歉缺少参考。 我试图减少C应用程序检测全局状态变化的性能相关的锁定开销。尽管最近我在这个主题上阅读了很多内容（例如H. Sutter等等），但我对自己的实施没有信心。我想使用CAS类似的操作和DCL的组合来检查全局变量，从而避免虚假共享，以便从多个线程之间共享的数据更新线程本地数据时检查全局变量的高速缓存行对齐。我的信心不足的主要原因是 我无法解释在Ty
    c memory memory-management cpu-cache false-sharing 2012-09-25

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    决定处理器亲和力

    我试图根据的/ proc/cpuinfo中决定处理器关联性规则为我的申请，我的RedHat Linux上showes processor : 0 to 47 , means server has 48 processor unit physical id : 0 to 3 , means server has 4 cpu sockets cpu cores : 6 , means each
    c linux cpu-cache 2013-01-09

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    在n路组关联缓存中访问同一组中的元素

    有没有什么方法可以保证你只访问映射到n路组关联缓存中同一组的块，如果你不知道关联性还是缓存本身的大小？我知道，无论是关联程度还是缓存大小，都可以做到这一点，但在这种特殊情况下，我所得到的只是缓存大小的低估值。我想了一会儿，我开始相信这是不可能的，但我并不确定。 为了这个问题，请假设无法通过任何方式获得关联性级别或缓存大小。 原因是我试图定量确定关联的级别，但是我用来定量确定缓存大小的算法只给出了两
    caching set cpu-cache 2012-11-25

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    阵列的缓存缺失率

    我想弄清楚如何计算数组缺失率。我有答案，但我不明白答案是如何得出的。 我有以下代码： int C[N1][N2]; int A[N1][N3]; int B[N3][N2]; initialize_arrays(A, B, C, N1, N2, N3); for(i=0; i<N1; ++i) for(j=0; j<N2; ++j) for(k=0; k<N3,
    caching cpu-cache 2012-11-28

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    预取写入是否影响单核性能？

    一些体系结构有一个“预取写入”指令，用于向CPU表明在实际执行操作之前将要写入内存位置。我明白，在多核机器上，核心可以使用它作为暗示，它应该尝试现在获得给定高速缓存行的所有权，以便稍后可以更快地写入该位置。但是，AFAICT应该只在两个核心有可能竞争缓存线的情况下才起作用。对于仅由单个内核读取和写入的高速缓存行，预取写入是否有用？
    x86-64 multicore cpu-architecture prefetch cpu-cache 2012-08-22

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    为什么Java中需要易失性

    在Java中，所有线程都使用相同的堆。如果一个线程正在将操作缓存到堆中，何时它会冲刷堆？ 我读过这么多的帖子，但无法找到答案。 谢谢。
    java caching concurrency volatile cpu-cache 2012-12-04

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    获取2个不同的L1 icache线路尺寸

    我在我的PC上使用Ubuntu 12.04和Intel i5 450。 我使用了两种方法来获得1级指令缓存的缓存行大小。 但结果不同。 [email protected]:~/ws$ getconf LEVEL1_ICACHE_LINESIZE 32 [email protected]:~/ws$ cat /sys/devices/system/cpu/cpu0/cache/index1
    cpu-cache 2012-07-21

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    PLD指令的使用

    我对使用ARM cortex A8中的PLD指令有一些疑问。由于我在循环内部使用指令，因此存在访存限制内存的可能性。我的疑问是，这是否会导致分段错误。我在ARM manual which states that 读取由于PLD指令被缓存的所有水平的任何其它负载指令处理中，PLD指令遵循标准的数据依赖关系的规则和程序的驱逐。在PLD执行的任何阶段，PLD指令在地址转换错误，缓存命中或中止时被忽略。
    arm cpu-cache mmu cortex-a8 2012-10-30

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    缓存写入需要更长的时间，更多的缓存会失效吗？

    你能帮我找出是否需要更长的时间才能完成缓存写入，当有更多的内核/缓存持有该行的副本时。 我也想测量/量化它实际需要多长时间。 我找不到对谷歌有用的东西，我有麻烦了测量它自己加解释什么，我衡量的，因为很多事情可以在一个现代的处理器发生。 （重新排序，预取缓冲和上帝知道什么） 详情： 我测量它的基本流程大致如下： write soemthing to the cacheline on processo
    c parallel-processing cpu-cache 2012-12-26
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