synopsys-vcs

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    UVM中的参数化类声明错误

    我试图使用从uvm_object扩展的参数化类。 class som_util #(int entry_w=2) extends uvm_object; `uvm_object_utils(som_util) "Some other static functions using the parameterized variables" endclass 当我使用这个工具函数在IUS上运行
    system-verilog modelsim uvm questasim synopsys-vcs 2017-04-15

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    TCL中2个命令的组合

    以下是一些TCL命令的结果。 get_props -type assert {"a", "b", "c", "d"} 现在所有这4个对象都有一些与它们相关的属性。但我只对“启用”属性感兴趣。 get_attribute [get_props a] enabled true get_attribute [get_props b] enabled false get_attribut
    tcl synopsys-vcs 2015-12-08

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    如何解决“错误 - [ICPSD]驱动程序的无效组合”？

    我想调试我的代码如下所示。我对SystemVerilog相当陌生，希望我能从中学习到。让我知道任何建议。 **我收到的错误是： Error-[ICPSD] Invalid combination of drivers Variable "Q" is driven by an invalid combination of structural and procedural dri
    verilog system-verilog hdl synopsys-vcs 2014-09-21

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    在TCL中创建一个列表

    我想从列表创建一个集合。 friends1是一个名字列表。 我试图做的事： set friends2 "" foreach frnd $friends1 { append_to_collection friends2 $frnd } Error: At least one collection required for argument 'object_sp
    collections tcl synopsys-vcs 2016-07-02

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    在VCS中获取系统时间

    有没有办法在VCS/UVM中获取系统时间？我正在寻找类似于Perl的localtime(time)的东西。是否可以打印每个uvm_info的系统时间？
    verilog system-verilog uvm synopsys-vcs 2014-09-25

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    双冒号::在Tcl

    在某些EDA工具的Tcl脚本（即Cadence Enounter）中，double :: do是什么？ report::TimeStamp PrePlace "START PrePlace"
    tcl cadence synopsys-vcs 2015-10-30

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    如何使用xpower获得功耗估计

    我一直致力于使用Verilog的类项目。我必须创建一个电路，然后计算电路使用的功率。我一直在尝试使用Xpower Analyzer来执行此操作。我按照说明创建vcd文件，使用Xilinx ISE 14.7编译和合成代码。一切都很顺利，直到结果显示出来。我从时钟收到了0个功耗。我试图限制时钟，它只给我一个从0到0.009的动态功率增量，但不是时钟运气。另外，我在我的个人计算机和我的大学计算机实验室尝
    verilog fpga xilinx-ise synopsys-vcs 2017-05-04

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    SystemVerilog over vcs保存仿真状态并倒带

    我正在使用vcs在OVM上使用systemverilog运行测试台。 我想在一些重置阶段后保存我的模拟，然后在测试中或/和另一个测试台中返回。这可能使用systemverilog cmds？ 或者有没有办法使用vcs cmds来做到这一点？ 谢谢
    system-verilog synopsys-vcs 2016-10-19

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    Net'VectorY [0]'或直接连接的网络由多个源驱动，并且至少有一个源是恒定网络。 （ELAB-368）

    我在VCS合成器中出现这个错误。我尝试了一切，但对我来说没有意义。它表示VectorY [0]，VectorY [1]，VectorY [2]，VectorY [3]或直接连接的网络由多个源驱动，并且至少有一个源是恒定网络。 （ELAB-368） module control (clk, start, S1S2mux, newDist, CompStart, PEready, VectorX, V
    verilog system-verilog synopsys-vcs 2016-10-21

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    Synopsys VCS是否提供了打击封面的测试名称？

    这是问题的流程。 我写了一些总的封面。 有很多测试可能遇到特定的封面。有些测试不会触及它。 VCS功能覆盖报告为特定封面提供了组合匹配。 我想看看哪些测试打到了特定的封面。 VCS中是否有任何选项？ simv.vdb数据采用xml格式，我认为可能无法解析该数据以获得覆盖测试。任何帮助赞赏。
    system-verilog test-coverage synopsys-vcs 2017-08-16
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