yosys

0热度

1回答

Yosys优化走环形振荡器上ice40 FPGA

我试着去实现一个简单的环形振荡器的使用ice40 FPGA yosys（0.7）如下： module ringosc(input clkin, output out); (* keep="true" *) wire [100:0] ring; assign ring[100:1] = ~ring[99:0]; assign ring

fpga yosys ice40 2017-07-07

---

1热度

1回答

如何使用IceStorm iCE40 FPGA流程运行合成后仿真

这是一个好的设计实践，不仅可以验证Verilog设计的定期预综合（行为）仿真，还可以使用后综合仿真。调试模拟和硬件之间的不匹配时，这实际上是强制性的。用于iCE40 FPGA的开源IceStorm流程如何实现？

yosys 2017-07-18

---

1热度

1回答

是否可以从AIGER输出中删除时钟输入变量？

考虑例如： read_verilog ./tests/simple/fsm.v synth -flatten -top fsm_test abc -g AND write_aiger -ascii -symbols hoho.aag 所得AIGER文件包含输入变量clk，其被悬空。 是否可以避免在AIGER中引入这样的时钟输入？ 谢谢。

yosys 2017-05-30

---

1热度

1回答

yosys具有验证功能的正式功能是什么？

我试图使用Yosys正式验证功能以及Verific解析器。 与“read_verilog -formal”命令相比，yosys具有用于形式验证的验证功能的支持功能是什么？ 例如，正式的代码快速编译与read_verilog的作品给了我一个错误“承担财产”语法： “上广电指令不是时钟敏感的使用时钟指令不被支持。” 我不确定我是否应该以任何方式修改Verific库标志以使其支持更多功能，或者它不受支持

yosys 2017-07-19

---

0热度

2回答

假设（）不适用于初始语句

对于https://i.imgur.com/NCUjYmr.png，为什么信号“复位”最初假定为“1”？任何人都有任何想法，为什么假设不起作用？

verilog yosys 2017-12-18

---

0热度

1回答

Verilog连接的手动操作

我想用Yosys来实现连接的合成后处理。即，我想在合成过程完成后手动操作Verilog模块之间的连接。 我试着调查一段时间的代码，我发现我需要创建一个实现我需要的确切功能的“Pass”结构的子类。 我需要找出如何操纵连接本身。所以，我需要知道“Design”结构是否包含用作工具输入的Verilog设计表示。如果这是真的，我到底能在哪里找到连接（哪些变量用于表示连接）？另外，如果我需要自动操作连接，

yosys 2017-09-16

---

0热度

1回答

如何在Yosys的初始块中分配RAM值？

我试图用一个初始块赋值给一个只读推断RAM： module rom ( input clk, input [5:0] addr, output reg [15:0] data); reg [15:0] mem [0:63]; initial begin mem[0] = 1; mem[1] = 2; end

verilog yosys 2017-06-14

---

0热度

1回答

ICE40 up5k内部内置振荡器和ip的

我可以看到，icestorm支持ice40 ultra plus up5k fpga， 但该芯片内部有osc，有没有我用过的例子？当然使用yosys，icestorm（opensource） 并且有一些例子，我可以使用IP构建，例如SPI，I2C，PWM？ 感谢

yosys ice40 2017-09-23

---

2热度

1回答

Yosys中的原始码

我正在使用YOSYS将Verilog转换为BLIF。输入是一个电路（L_0_0），它只包含不是，或者基元和一些行为锁存代码。 Here is my Verilog code 我使用的命令是： > read_verilog <file> > proc; opt; memory; opt; techmap; opt; > write_blif <file> 输出文件包含$ _DFF_PN0_作

verilog yosys 2017-06-20

---

0热度

2回答

Yosys逻辑循环虚假检测

我一直在测试yosys的一些用例。 版本：Yosys 0.7 + 200（GIT SHA1 155a80d，GCC-6.3 6.3.0 -fPIC -Os） 我写了一个简单的块，其格雷码转换为二进制： module gray2bin (gray, bin); parameter WDT = 3; input [WDT-1:0] gray; output [WDT-1:0] bin;

yosys 2017-06-29

---