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据我所知,不建议混合阻塞和非阻塞。但如果确实存在,a,b,c的值是什么?a,b,c的值是什么?
module TB;
reg a, b, c;
initial begin
a = 3;
b = 4;
$display ("a = %d, b = %d, c=%d\n", a, b, c);
c <= a + b;
$display ("a = %d, b = %d, c=%d\n", a, b, c);
a <= 10;
b <= 2;
c = a + b;
$display ("a = %d, b = %d, c=%d\n", a, b, c);
end
endmodule
当你试图模拟这段代码时,你是否得到意想不到的结果?有一些免费的SystemVerilog在线模拟器,如[EDA游乐场](https://www.edaplayground.com/),您应该可以使用它。 – AndresM
你应该能够从程序的输出中回答你的问题。只是模拟它。 – Serge