digital-logic

    2热度

    1回答

    减数更大时如何设置进位标记？

    我知道SUB期间的进位标志被设置，只要被减数小于减数并且需要借位，但一直未能找到任何更详细的解释。 由于减法实际上只是加上二进制补码，CPU如何知道减数较大并且发生了借位？ 我唯一能想到的是，可能在SUB期间自动设置进位标志，每当将减数转换为2的补码时。然后，除非另一次进位发生（因为在添加期间，每当被加分的次数大于减数），将其切换回去，它将保持打开状态。 还是我的方式？
    assembly x86 masm cpu-architecture digital-logic 2017-01-25

    0热度

    1回答

    少数民族大门 - 如果少于1的投入数量为1，X将为1

    美好的一天， 我目前正在构建少数族裔盖茨问题。如果输入的数量小于1，则输出的值为1. 我对上述条件感到困惑if a smaller number of inputs is 1 than 0.请参阅下图中的高亮显示的内容。它是否正确？如果不是那么请引导我小数字输入是什么意思？ image 帮助将不胜感激。 很多谢谢
    electronics circuit digital-logic 2016-09-15

    0热度

    1回答

    使用2到4解复用器和2输入或门设计XOR门和XNOR门

    如上所述，您可以包含图表或图像并向我解释此设计的原因？先谢谢你。
    hardware xor digital-logic nor 2016-07-29

    0热度

    2回答

    Verilog中签名的数字表示形式

    签名数字表示有哪些方法？ 您如何知道应用程序使用哪个有符号的数字表示？ 例如 IEEE 754允许您表示1.3444E-15和1.3444E + 15 ...意味着非常大的数字&只是基于1的带符号表示形式的指数。 IEEE 754指数field uses biased exponent representation请参阅第7页。类似地，存在其他方法。
    numbers verilog digital-logic 2016-11-07

    1热度

    2回答

    数字逻辑中if-clause的组件是什么？

    您对数字逻辑中的if子句有哪些组件用法 数字逻辑中if-子句的组件是什么？
    vhdl digital-logic 2017-01-01

    0热度

    1回答

    verilog，为什么这是非法的参考网

    我是新来的verilog，但我不明白为什么这是非法引用信号net（subcounter_of_counter）。我的意思是组合逻辑提前 谢谢:) wire [n-1:0] subcounter_of_counter; reg [n-1:0] mask,free; always @(*) begin //command or id or mask or free or subcounter_o
    verilog hdl digital digital-logic 2016-11-12

    1热度

    1回答

    数字逻辑 - 使用最少数量的2输入或非门实现布尔表达式

    使用最少数量的2输入或非门来实现此布尔表达式。然后，用清晰标记的逻辑电路图进行说明。或者，据我所知，NOR门是（x + y）'。从这里开始，我很困惑如何开始使用上面的结果来生成逻辑电路图。
    logical-operators boolean-logic digital-logic nor 2016-11-15

    1热度

    1回答

    德·摩根定律优化不起作用

    我有布尔表达式，它是用卡诺的地图（第一行）简化。然后我用德摩根定律使表达式适合于只使用与非门（第二行）。但是，当我创建一个逻辑门电路不正常工作，无论我多么期待在这条赛道，我不能看到我犯了一个错误。抱歉在图片中张贴表达，我不知道如何将这个表达从纸张传输到计算机。
    boolean logic boolean-logic digital-logic demorgans-law 2017-02-25

    0热度

    1回答

    如何将1位输入连接到Logisim中4x16解码器的选择引脚？

    我有4个1位输入信号（a，b，c，d）来自4个独立的触发器。我需要将它们连接为4x16解码器中的选择器。然而，Logisim中的解码器只有1个选择引脚，可调整位宽。 如何将四个单独的1位信号连接到单个4位引脚？
    digital-logic 2016-11-22

    1热度

    3回答

    用于解决代数约简的K-Map

    我需要使用K-Map验证代数表达式的帮助。 我发布的表达实际上是由我的教授完成的，但出于练习目的，我想用K-Map来验证答案是否正确。 -> X • Y + X' • Y • Z' + Y • Z = -> X • Y •(Z + Z') + X' • Y • Z' + Y • Z = -> X•Y•Z + X•Y•Z' + X'•Y•Z' + Y• Z = -> X
    boolean boolean-logic boolean-expression digital-logic karnaugh-map 2016-11-22
最新问题