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    4Way解复用器电路使用Verilog

    我在这里为我的数字逻辑类的任务挣扎。我在网上搜索了资源，但没有太多证明有用的东西。看起来，每个人都有不同的方法，而不是我们在课堂上所做的。也没有教科书，只是每周发放，这一个也不是很有帮助。我通过电子邮件发送了我的导师，但没有回复。基本上，这是我最后的希望。 我需要构建一个4路解复用器，但是，它必须先完成一个2路解复用器，然后使用其中三个创建一个四路解复用器。 这几乎是我们得到的所有指令。我们展示了
    verilog digital-logic iverilog 2015-11-29

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    如何建立一个使用4个异或门的xnor门

    我正在尝试做一个练习，它说建立一个只有4个xor门的xnor门，而且我有很多麻烦。有人可以帮我一把！
    logic boolean-logic digital-logic 2015-10-18

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    对32位向量的位进行排序。 Verilog的

    我需要做的排序32位矢量这样的比特（不知道这是否就是所谓的载体）设计： 1010010101010 => 00000001111111 我必须有并行32位和连续出来，它必须是组合。 我想是这样的： assign c=in[0]+in[1]+in[2]+in[3]+in[4]+in[5]+in[6]+in[7]+in[8]+in[9]+in[10]+in[11]+in[12]+in[13]+in[1
    sorting verilog digital-logic 2016-05-14

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    输出二进制输入平方的电路设计

    因此，对于我的数字逻辑课程，我们被要求设计一个带有3个输入的组合电路和一个产生二进制输入平方的输出。我假设她意味着输入是3位二进制数字0-7。在描述解决方案时，她提到了3个一般步骤1.查找真值表，2.推导函数和3.简化我很清楚在输出是单个函数时如何执行此操作（将实例真正的函数，简化等）。在我们唯一相关的例子中，我们输入0到9的BCD码并输出它们超过3的当量，然后简化每个4个输出变量的k映射（W的映
    boolean-logic circuit digital-logic truthtable 2015-06-03

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    为什么电路a不工作，何时电阻被去除？

    我在水位指示器和电路当我试图使电路 没有它无法工作阻力，因为它是与电阻操作。 为什么性是必要的，我知道，这降低了电流，它引起的电压降，但为什么电路不工作。
    electronics digital-logic 2015-12-21

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    VHDL为什么当状态S0不应该是活动状态？

    我在使用这段代码时遇到了一些麻烦。看起来状态S0总是有效的，即使它不应该是。看起来这个状态的输出是反转的（当它被禁止时是有效的）。有任何想法吗？底部的模拟打印。由于 library IEEE; use IEEE.STD_LOGIC_1164.all; entity ControlUnit is port(clk : in std_logic; reset :
    vhdl fpga altera quartus digital-logic 2016-05-19

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    静态危险1和一个电路问题？

    我读过关于静态危险的内容。我们知道静态1-危害是：输入变化导致输出从1到0到1 我的笔记涵盖了电路如下： 我的笔记说：当B=C=D=1，对于任何变化一个值，它可能有静态危害1. 但我认为： 对静态危险1的1到0的转变可观察到。对于0到 可以观察到A无危险的1转变。 任何人都可以描述我的句子是正确的还是我的笔记说正确的句子。哪一个是正确的？为什么？谢谢。
    computer-architecture circuit digital-logic digital-design hazard 2016-02-11

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    设计一个系统定时器（Porgrammable逻辑定时器）

    系统计时器 计算机包含含有可编程通道的定时器。可编程 通道意味着不同持续时间的定时器。如何设计这种电路具有四个 可编程信道，每个禁用最初。一个使能输入，两个信道选择 输入和4线的持续时间的输入可以任何通道从1- 15.零设置为一个给定的持续时间是指禁用信道。四个输出行对应于信道和 作为对应定时器期满被高一旦设定。 输入 时钟脉冲CP 输入可用IA 通道选择CS0，CS1 时间D0 ... D3 输
    digital-logic flip-flop circuit-diagram 2016-01-08

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    如果在电平敏感块中缺少“else”子句

    如果块对电平敏感并且存在缺少else子句，那么它将推断什么。
    verilog system-verilog digital-logic 2016-01-13

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    我可以将5V逻辑应用于xc95288xl的JTAG引脚吗？

    我设计了一款XC95288xl CPLD板。我用两个74125缓冲区将并行端口连接到cpld的jtag引脚。 cpld和74125缓冲区均使用3.3V电源。但是我想知道是否可以使用5V来为缓冲器供电，而使用3.3为CPLD的I/O引脚供电？ XC9500xl系列数据表说IO端口是5V宽容，但没有说任何关于JTAG引脚。 我在问这个问题，因为如果我向缓冲区提供5V电压，它们将在其引脚上使用5V TT
    fpga xilinx electronics circuit digital-logic 2015-11-26
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