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    我的Verilog仿真问题-x和z的信号

    我有一个项目，在这个项目中我必须实现一个列表处理器来计算复数向量的平方范数。 编辑： 我的代码正在编译，模拟正在工作，我纠正了所有的连接，所以我的输入信号是读取值。但是我在“开始”信号方面遇到了一些麻烦。在测试台中，我将其设置为0.然后为1，但由于某种原因，它仍然为0.任何人都知道为什么信号通常会保持为0，即使它被分配到测试平台中的特定值？ 我仍然是业余的verilog，所以我不知道我做错了什么。
    verilog hardware simulation hdl 2015-12-06

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    独立的Nexys 4时钟随时间推移而不同步

    我们正在开发一个程序，需要两个设备上的同步时钟来测量超声波信号的飞行时间。 的问题是，当我们合成程序并测试它的两个独立的FPGA Nexys4的距离趋向于随时间降低（0.13厘米/秒）。这个比例是不变的，并且一直在下降，这导致我们认为问题出现在代码中。 当我们只在一个合成程序Nexys 4，没有减少被认为是随着时间的推移。 我们有一个模块来监听信号（每个从站3个从站，3个从站），称为dataLis
    verilog hardware hdl 2015-12-06

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    Verilog if-else语句

    我正在尝试为BCD计数秒表编写一个模块。当我检查语法时，我得到错误说： ERROR:HDLCompilers:26 - "../counter.v" line 24 expecting 'end', found 'else' ERROR:HDLCompilers:26 - "../counter.v" line 25 unexpected token: '=' ERROR:HDLCompile
    if-statement verilog hdl 2015-12-10

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    如何在VHDL的进程中生成“tick”？

    我正在用VHDL写一个指定的UART组件。 send: process(send_start) variable bit_index : integer range 0 to 2 := 0; begin if (falling_edge(send_start)) then if (start = '0' and transceiver_start = '1') t
    vhdl fpga hdl 2015-12-11

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    Verilog - 从外部存储器获得即时响应

    我正在尝试编写一个Verilog模块，它在每个周期的中迭代外部存储器的元素。我现在面临的问题是，在周期内更改内存地址不会导致输入数据在同一周期内发生更改.ie：更改地址不会导致输入数据在一个周期内更改cycle.I'll说明问题与一些代码： module r(input rst, ..., output reg [MEMORY_ADDR_WIDTH-1:0] addr, input memory_
    verilog hdl 2016-02-05

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    Tasktop.v（10）：（vlog-2110）非法引用网络“b”

    我正在编写verilog程序。总数为3 AND门，前2门AND门的输出输入到第3门，我需要第3门的输出。请让我知道我的程序有什么问题。我附上我的计划 //enter Top Module module TOP; wire a,b; reg out; initial begin #3 a=1; #3 b=1; #3 b=0; end Two_AND s(a,b,out);
    verilog hdl 2016-02-10

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    SystemVerilog的任务里面叉

    我执行了一块别人写的代码，和它的作品，但我不明白是怎么回事！ initial begin: running_test fork task1(); task2(); join task3(); end: running_test 时，我遵循的仿真调试器，我看到，当TASK1（）点击时钟语句，那么调试器跳转到TASK2（），一旦
    verilog system-verilog hdl 2016-02-17

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    systemVerilog嵌套叉

    我遇到了别人写的代码，我只是不明白它是如何工作的？ // Task A task sub_run_a(); while ($time < 50us) begin #1us; $display("sub_run_a(): ping at time %d", $time); end endtask : sub_run_a // Task B task
    verilog system-verilog hdl 2016-02-17

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    Verilog中的模块：输出寄存器与赋值寄存器到导线输出

    比方说module_a有register_a，它需要链接到module_b。应该register_a另行申报，并分配给module_a输出： reg register_a; assign output_a = register_a; 或者我们应该申报output_a与在模块声明一个reg内联和使用的代码？
    verilog hdl 2016-02-26

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    基于分数长度的Verilog显示寄存器值

    假设您有一个带符号的32位数字，分数长度为16位。也就是说，前16个MSB是整数部分，其余（16个LSB）是小数部分。在verilog中有一种方法来显示这个基数为10的数字，这使得读取小数更容易。 例如： 0000 0000 0000 0001 1000 0000 0000 0000应显示为1.5 我使用Xillinx。我在网上查找，但我还没有找到办法做到这一点。
    verilog xilinx hdl fixed-point 2016-03-02
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