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    Modelsim的模拟输出总是显示高impledance状态（蓝线）

    我使用Verilog和所有的输入模拟中是好的，但所有输出保持高impledance状态（在波窗口蓝线）。 这里是.V文件： module de_mux( input clk, NewPacket, input [7:0] DataIn, output reg [7:0] DataOut0, DataOut1, DataOut2, DataOut3, DataOut4, DataOut5, Da
    verilog simulation hdl modelsim 2016-09-17

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    如何从VHDL中选择一种顶级体系结构（从一个文件中）？

    我有3个vhdl top在conf_gate.vhd的主要体系结构。在每个架构中，我想选择两种架构中的一种架构（取决于常量的值）。我可以通过使用来自同一顶部的配置关键字（conf_gate.vhd）来选择体系结构之一吗？实施例在下面列出（配置语句是在文件的结尾） Pastebin 3_architecture_vhdl -- configuration gate -- File: conf_ga
    vhdl hdl 2016-09-19

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    Vivado 2016.2模拟器不支持System Verilog $ cast或$ sformatf

    使用Vivado 2016.2模拟器我需要在System Verilog中将一个int值转换为字符串，但不支持$ cast和$ sformatf。还有什么其他函数或方法可用于我成功地将int型转换为字符串？
    verilog system-verilog hdl vivado test-bench 2016-09-21

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    vhdl中if语句的语法错误

    我是VHDL的新手。我正在尝试使用代码来查找位矢量是否甚至不是（使用位矢量的汉明权重）。我写的代码是： entity hw_mod is generic( bits:integer ); port ( inp : in std_logic_vector((bits-1) downto 0; cout : out std_logic); end entity hw_mod arc
    vhdl hdl 2016-09-24

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    用于ALU的Verilog HDL行为编码调用模块

    这是我第一次使用verilog hdl进行编程，并且无法弄清楚我的代码出了什么问题。我需要在行为代码中设计一个简单的ALU。 到目前为止，我已经创建了一个减法器和加法器模块（我需要添加更多的模块，但是我希望在添加其他模块之前让这些模块在ALU模块中工作）。 我有单独的.V文件以下模块在同一个项目（很肯定这是一种行为？）： module adder3bit(sum, co, a, b); para
    overflow verilog hdl alu 2016-10-06

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    用于生成周期性波形的Verilog代码

    我正在编写一个Verilog程序，它将反复运行并将变量clk的值从0更改为1，回到0等等，运行无限次。以下是该模块的代码： module FirstQuestion( output clk ); reg clk; initial begin while(1) begin clk = 0; #10 clk = 1; end
    verilog hdl 2016-10-10

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    异步复位d触发器代码语法错误

    我在写代码来实现异步复位d flipfip，但[email protected]线呈现出语法错误： `timescale 1ns/1ps module Dflipflop( input D, input reset, input clk, output Q ); reg Q; initial begin if(reset==1) //clear the out
    verilog hdl 2016-10-11

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    如果verilog和VHDL是“HDL（硬件描述语言）”，Python，Java等是什么？

    我是一名编程学生。 如果verilog和VHDL是“HDL（硬件描述语言）”，Python，Java等是什么？ 只是一个“编程语言？”
    python programming-languages vhdl verilog hdl 2016-08-22

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    初始化动态数组VHDL

    --in the package type t_array is array (natural range <>) of std_logic_vector (7 downto 0); type p_array is access t_array; --in my testbench variable my_array : p_array := null; begin my_array
    vhdl hdl 2016-08-25

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    的Verilog fwrite的输出字节

    我知道，如果我的Verilog输出二进制文件，那么我可以使用下面的Verilog IO标准功能： $fwrite(fd,"%u",32'hABCDE124); 但上面的命令写入的4字节数据到文件。如果我想写入的二进制数据只有一个字节，两个字节或三个字节会怎样？ 我该怎么做？ 例如，我知道下面会不会做我想做的： $fwrite(fd,"%u",8'h24); $fwrite(fd,"%u",1
    verilog system-verilog hdl 2016-10-14
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