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我是DPDK中的新成员，因此在阅读代码时遇到一些疑问。代码在DPDK如下面kni_misc.c ... switch (dev_info.device_id) { **#define RTE_PCI_DEV_ID_DECL_IGB(vend, dev) case (dev): #include <rte_pci_dev_ids.h>** ret = i

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pci_enable_device（）在删除/重新扫描后失败

我在这里有一个Linux 4.4（我曾经工作在一个较旧的内核上，它以相同的方式失败）与一个PCIe连接的FPGA设备和驱动程序，它们都是我自己设计的。这些在正常情况下运行良好，但现在我尝试使它们在热插拔条件下工作。这不是实际的硬件热插拔，我一直在尝试的是设备的sysfs目录中的通常的echo 1 >remove以及之后的echo 1 >/sys/bus/pci/rescan。设备再次出现后，我的

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如何将信号发送到PCI卡？

PCI卡可以有一些与其关联的内存（映射到内存空间或映射到IO空间）。现在说我们有一个PCI以太网卡（并且它使用内存映射IO），以太网卡将有一些内存作为缓冲区来放置数据以发送线路，并且每当以太网驱动程序想要通过电线发送数据，它可以要求以太网卡这样做。现在我假定以太网卡映射内存的一部分是一个“命令寄存器”，并且当您向该命令寄存器写入例如字符串"send it"时，以太网卡将向缓冲区发送缓冲区。现

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Buildroot defconfig选项不存在于.config中

我正在使用一些片段文件作为内核配置，目标拱是armv8，我在主要与PCI有关的配置文件中设置了一些选项，例如 CONFIG_PCI = y，CONFIG_MIGHT_HAVE_PCI等，但这些在生成的.config中不可见。这些选项在final .config中不可见吗？因为我可以看到PCI支持启用时，我做菜单配置.. 请帮我理解这一点。

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设备树中的PCI节点

“lspci”输出中显示的节点是否必须在设备树中定义？我有P2041RDB的设备树文件。因为只为pci创建了一个节点，即总线0.现在我已经定制了参考板并将一个pcie-pci桥连接到总线0，并且将四个pci设备连接到该桥。所以在我的lspci输出中，显示了六个节点。那么我必须在设备树中声明它。

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为什么您的系统可以通过CPU设置最大数量的PCI通道？即使DMA被广泛

有几个场景我很好奇：从GPU1内存转移到GPU2内存通过PCI总线从GPU1转移到主存储器与DMA 从GPU1转移到主存储器中，而DMA 将所有这些情况下被限制到PCIe通道的由CPU所支持的总数是多少？对于英特尔系统，ARM系统？

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Windows KMDF驱动程序，通过通知通知变更应用程序是否有可能

我已经构建了一个简单的PCI驱动程序，用于读取和写入数据到PCI设备。我还添加了中断支持，所以当有PCI中断时，调用ISR。这一切似乎工作。我想通知中断的外部应用程序。到目前为止，我还没有找到合适的机制。中断可能随时发生，并取决于连接到PCI设备的传感器。我已经发现了以下内容： - 其可以通过读出被传递到KMDF驱动器，写入 1事件对象，的IOControl命令（重叠对象） 2即插即用通知，其

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PCI 3.0是否与PCI 2.1兼容？

我将我的cPCI板升级到adlink-3970（PCI 3.0）。机器启动到Windows，所有驱动程序都正确安装，包括我的PCI 2.1设备的驱动程序（即CPU能够通过PCI总线读取ROM）。但是，当我尝试从我的PCI 2.1设备读取数据时，所有寄存器都读为0.这两个板不兼容？更多信息：我读过，他们应该是兼容的，电气/机械规格表明他们是。我也尝试换入另一个CPU板，但结果相同。升级电路板的唯

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PCI mmio访问对齐如何？

当访问PCIe bar mmio空间时，我有一个关于对齐的基本问题。访问的地址必须是DW对齐的，并且计数必须与DW对齐？据我所知，TLB的地址字段忽略低2位，长度单位也是DW。那么这是否意味着上述问题是肯定的？否则CPU会为mmio空间处理未对齐的访问？我想知道下面访问阉非法与否： - READB（BAR0） - READB（BAR0 + 1） - 的ReadL（BAR0 + 1）会发生的P

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ioread32和pci_bus_read_config_word包装函数有什么区别？哪一个更安全的使用在PCI设备驱动程序？

在pci设备驱动程序中，我试图在MIPS平台中使用ioread32读取PCI_COMMAND寄存器，但引发了数据总线错误。在传入ioread32之前，我已验证了有效参数。对此有何帮助？在这种情况下使用pci_bus_read_config_word是否会阻止数据总线错误？