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    FIFO实现 - VHDL

    我遇到一个更多的困难，同时将fifo代码实例化到我的顶级模块。我想从我的串行端口（接收子系统）存储一些数据集，例如“欢迎来到FPGA的世界”，然后我想要找回它说按下fpga板上的按钮或FIFO已满时。我写了我的fifo代码和串行通信代码。想法是从键盘 - >接收子系统 - > FIFO - >传输子系统 - >超级终端发送的数据。目前我正在使用8位宽的fifo，并说28深，只是为了存储一些小数据。
    vhdl fpga fifo spartan 2017-07-04

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    Xilinx浮点内核 - 错误的'X'值？

    我试图使用Xilinx pg060浮点内核。通过查看所提供的图表，例如上面的时序图和演示测试平台（对于像我这样缺乏经验的人来说，这非常容易混淆！），我创建了一个简单的程序，它将两个数字相乘。 乍一看，我以为我做了一件非常糟糕的事情，因为结果充满了未知的'X'。 但是，按照用户手册中推荐的检查其他许多东西后，我替换的每个“X”与“1”，并发现，这是正确的结果。 这是a）正常的还是b）我误用了在这个例
    floating-point vhdl multiplication xilinx-ise spartan 2016-04-14

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    从RS232接收数据时，VHDL

    我使用RS232接口的参考分量从https://reference.digilentinc.com/reference/programmable-logic/nexys-2/start和示例代码是： ------------------------------------------------------------------------- -- main.vhd ------------
    serial-port vhdl xilinx state-machines spartan 2017-05-19

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    如何将两位BCD码转换为二进制码？

    我想制作一个基于fpga板的计算器（斯巴达3）。我有以下代码 module bcd_converter( input [7:0] R, output reg [3:0] Hundreds, output reg [3:0] Tens, output reg [3:0] Ones ); integer i; always @ (R) begin Hundreds = 4'd0
    verilog fpga spartan 2016-04-25

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    我该如何调查Spartan 6 MIG DDR上的校准失败

    我在某些定制硬件上遇到了Spartan 6（XC6SLX16-2CSG225I）和DDR（IS43R86400D）内存接口问题。我尝试过使用SP601开发板，并按预期工作。 使用示例项目，当启用soft_calibration时，它永远不会完成，并且calib_done保持低位。 如果我禁用校准，我可以尽我所能地完美地写入内存。但是当我尝试读取它时，在Xilinx存储器控制器停止执行命令之前，我会
    memory fpga calibration spartan 2016-08-04

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    在流水线

    我使用赛灵思，特别是家庭Spartan6 LUT切片下降赛灵思数。我正在尝试流水线。我已经成功实现了三级管道和四级管道。我注意到一种趋势，即LUT片数减少，寄存器片数增加，最小时钟周期减少。现在我明白了为什么时钟周期有所下降，但我不明白的LUT片下降，增加寄存器组。有人可以向我解释吗？
    pipeline xilinx xilinx-ise spartan 2016-03-08

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    FPGA：在同一个进程

    使用上升沿和下降沿的边缘，我一个FPGA & VHDL新手.. 我的开发环境如下。 FPGA：斯巴达6 XC6SLX9 编译器：ISE 14.04 模拟器：ISIM 我做一个简单的计数器，但也有一些事情我无法理解。 以下代码是我写的。我期望的是w_count在时钟的每个下降沿增加，当w_count在时钟的上升沿达到N_data时复位为0。在编译过程中没有问题，仿真也可以按照我的预期进行。但是，当应
    vhdl fpga spartan 2017-04-19

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    赛灵思SDK中的xil_cache错误

    我正在开发Digilent Atlys上的一个小项目，并且在生成网表和比特流以及导出到SDK之后，我碰巧遇到一个奇怪的错误，其中指出xil_cache.h是不存在任何地方（即使它在那里）。 我需要提到的是，如果我不添加一个中断控制器和一个计时器它的工作，但我真的需要他们。 有没有人遇到过这个错误？ 错误消息：下面设置环境变量后 08:24:21 **** Build of configuratio
    fpga xilinx xilinx-ise spartan xilinx-edk 2017-03-02

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    VHDL代码不在板上工作，但在仿真上工作

    我正在使用vhdl来配置fpga板子的项目斯巴达3E。我必须做的是一个天才谜题，在我的主代码中有一个状态机来控制逻辑。 当我使用xilinx模拟器模拟代码，但是当我将.bit文件运行到FPGA板时，一切正常，会发生什么情况是序列的第一个指示灯会亮起然后熄灭，这会发生，我点击右键就停止工作，下一个序列从不显示。 当然有一个deboucing按钮的问题，这就是我使用一个计数器来防止repic bug系
    vhdl fpga xilinx xilinx-ise spartan 2016-11-27

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    从连接到UART的AXI接收值

    在ISE 14.7上，为了让AXI流（具有循环值的ipcore）通过UART输出，我需要做些什么？ 我已经正确设置了项目，添加了一个UART并设置了mhs，ucf文件和其余的富矿，但是我不知道我需要做什么才能通过AXI输出AXI UART。 任何想法？
    c fpga uart xilinx-ise spartan 2017-03-13
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