VHDL：慢到快时钟

Question

我正在研究以太网和FPGA。串行数据通过套接字以115200bps的波特率到达CPLD。我需要将它锁存到FPGA所期望的更高时钟，即10 MHz。我没有闪存存储串行数据的选项。我所拥有的是一个具有256个宏单元的CPLD来完成这项工作。

任何人都可以帮助我实现这一目标吗？

Answer 1

你应该看看UART的工作原理。这是一个异步接口（UART中的A），您需要过度采样CPLD中的数据。