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    编译器错误编译时* .vhdl到库 - 的Altera的Quartus II

    我从http://www.vhdl.org/fphdl/下载浮点包，也做了以下内容： 我包括math_utility_pkg.vhd，fixed_pkg_c.vhd和float_pkg_c在我的项目 .vhd文件给我分配他们到库（按照Compiling *.vhdl into a library, using Altera Quartus II的说明） 试图编译它们，首先通过将我的项目的顶级实体顶
    compiler-errors floating-point vhdl altera 2014-03-27

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    如何将使用Verilog的16 * 2 LCD（HD44780）连接到FPGA/CPLD？

    我想使用Verilog HDL将我的FPGA板连接到16 character * 2 line LCD (HD44780)。我写的程序根本不起作用，我不知道为什么，即使我制作了状态机并插入了延迟。请注意，我使用8位模式。这里是我的代码： module lcd(input wire clk,output reg [7:0]data,output reg rs,output reg rw ,outpu
    verilog fpga xilinx system-verilog altera 2014-02-06

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    如何在ModelSim Altera Starter中创建波形表

    我正在将Altera ModelSim 10.1d用于类的verilog项目。我无法弄清楚如何正确运行模拟。我有一个非常简单的verilog文件（只是一个2对1多路复用器），我想尝试4种不同的输入组合。 据我已经做了以下在Altera网站上的指南： 1）被点击Simulate->开始模拟所选择的MUX文件 2）被点击添加浪潮中的“辛”窗格 3）然后点击运行。 我得到的只是一些扁线。我如何修改输入的
    modelsim altera 2014-03-29

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    为什么不能使用我的VHDL程序工作使用ELSIF无法识别一个状态

    我是一个西班牙语用户VHDL编程的新手我试图使CASE机器状态，但不工作的问题。那么我决定做ELSIF指令所有它的工作完美，但国家0010它不工作我不知道为什么它是一个非常简单的程序，但不明白为什么y不工作EXCUSE我贫穷英语，但我尽我所能感谢我显示下​​一个程序： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_u
    vhdl altera 2014-02-14

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    在另一个组件内调用组件“端口映射”（非法声明）VHDL

    我在我的程序中遇到了一个令人困惑的问题。我需要在我的程序中端口映射（调用）一个组件。此外，在组件内部，我需要做另一个端口映射（调用），这在VHDL中是非法的。你有这个问题的替代解决方案吗？这是我的意思的一个例子。 这里我启动程序： library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; entity bina
    vhdl fpga hdl modelsim altera 2014-02-19

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    VHDL时钟分频器在板上工作但仿真失败

    我正在尝试使用VHDL设计一个交通灯控制器，我正在用Altera EPM240T100C5编程，并使用自定义扩展板来显示交通信号灯。最慢的时钟电路板上设置仍然较快，比我想，我需要写一个我一样这么一个时钟分频器： LIBRARY ieee; USE ieee.std_logic_1164.all; entity clockdivider is port ( clk
    vhdl clock simulate divider altera 2014-04-10

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    行为到结构转换问题VHDL

    我为行为类型的拉宾米勒算法设计了一个素性测试。我使用函数来创建我的模块。不幸的是，当我试图通过我的Altera套件通过Quartus进行综合时，我意识到这个功能并不合成。在这里，我将编写我的整个程序，我真的需要你帮忙给我至少一些提示，将它改为结构，因为它是我的高级设计项目。这里是我的程序： library ieee; use ieee.std_logic_1164.all; use ieee.
    vhdl hdl modelsim altera 2014-02-26

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    Altera Stratix III或Stratix II器件支持部分重配置

    我需要询问这个问题，stratix II或III器件不支持部分重配置吗？ 有没有人有Xtremedata XD1000或XtremeData XD2000i器件的工作经验，它们分别具有Stratix II和III作为协处理器系统的FPGA支持？ 如果是，则是部分重新配置可能通过超传输介质（通过AMD处理器） 由于
    fpga altera 2014-04-20

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    推断RAM不会在Altera公司的ModelSim版

    初始化 我有，我已经写来推断到Altera的ALTSYNCRAM块的一个Altera FPGA中的目标内存模块。内存是1024x16，我有一个内存初始化文件指定一个属性。 合成时，合成报告表明它生成了我想要的RAM块的类型，并注意到初始化文件是我指定的那个。 当试图用Altera版本的ModelSim进行仿真时，数据信号开始完全未初始化，我找不到原因。 我查看论坛等，有些人提到ModelSim可能
    vhdl modelsim altera 2014-04-21

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    错误（10822）：无法实现寄存器这个时钟边沿分配

    我不能找到我做错了，我会很高兴，如果有人可以帮助我在此... entity fsmF is port(S, R : in std_logic; Q : out std_logic); end; architecture FSM_beh of fsmF is begin process(S, R) begin if S = '0' then
    vhdl altera 2014-06-27
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